JPH02288719A - 音声システムのスイッチド・キャパシタ型フィルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声合成装置、音声認識装置、音声録音再生
装置、音声音程変換装置等の音声システムのスイッチド
・キャパシタ型フィルタ装置、特にそのスイッチド・キ
ャパシタ型フィルタ装置のクロック信号発生回路に関す
るものである。

（従来の技術） 従来、このような分野の技術としては、特開昭６０−１
４０４７８号公報に記載されるものがあった。

一般に、音声情報処理を行う音声システムは、音声信号
を分析して種々の特徴パラメータを取出し、それに基づ
いて合成や認識等を行うシステムである。その−例を第
２図に示す。

第２図は、従来の音声合成装置の一構成例を示すブロッ
ク図である。

この音声合成装置は、制御信号ＳＬ−、Ｓｌｂ　。

Ｓ１ｃ、サンプリング信号ＳＦ及び基本クロック信号φ
ｍを出力する制御回路１を備え、その制御回路１の出力
側には、音声データ蓄積回路２、音声合成回路３、ディ
ジタル／アナログコンバータ（以下、Ｄ／Ａコンバータ
という）４、及びクロック信号発生回路５が接続されて
いる。クロック信号発生回路５は、サンプリング信号Ｓ
Ｆ及び基本クロック信号φｍを入力し、複数の相補的な
スイッチング用クロック信号φ１・Ｖｌ、φ２・Ｔ２を
出力する回路であり、その出力側には、スイッチド・キ
ャパシタ型ローパスフィルタ（以下、５ＣＬＰＦという
）６が接続されている。このクロック信号発生回路５及
び５ＣＬＰＦ６により、スイッチド・キャパシタ型フィ
ルタ装置（以下、ＳＣ型フィルタ装置という）が構成さ
れる。５ＣＬＰＦ６は、Ｄ／Ａコンバータ４の出力の高
周波成分を除去する回路であり、その出力側には、増幅
器７を介してスピーカ８が接続されている。

第３図は、第２図中の５ＣＬＰＦ６の構成単位であるミ
ラー積分器の回路図である。このミラー積分器について
は、前記文献に詳細に記載されている。

このミラー積分器は、スイッチド・キャパシタ回路（以
下、ＳＣｕ路という）１０、演算増幅器１１、及び積分
用容量１２で構成され、その演算増幅器１１の出力側ノ
ードＮ３に負荷容量ＣＩＪが接続されている。ＳＣ回路
１０は、入力側ノードＮ１と出力側ノードＮ２間に設け
られた第１〜第４のＣＭＯＳスイッチ１１〜１４及び容
量１５で構成され、その出力側ノードＮ２が演算増幅器
１１の（−）側入力端子に接続されている。第１゜第４
のＣＭＯＳスイッチ１１．１４は相補的なりロック信号
φ２．Ｔ２によりオン、オフするスイッチ、第２．第３
のＣＭＯＳスイッチ１２．１３は相補的なりロック信号
φ１．Ｔ１によりオン。

オフするスイッチである。

第４図は、第２図及び第３図のタイミングチャートであ
り、この図を参照しつつ第２図及び第３図の動作を説明
する。

第２図の制御回路１から音声データ蓄積回路２及び音声
合成回路３に制御信号８１−、Ｓ１ｂがそれぞれ供給さ
れ、さらに音声データ蓄積回路２から音声合成回路３に
音声データが供給されると、音声合成回路３は音声波形
の元となるＰ　ＣＭデータを出力する。このＰＣＭデー
タは、制御信号Ｓ１゜により動作するＤ／Ａコンバータ
４により、階段波音声アナログ信号に変換され、さらに
５ＣＬＰＦ６で自然な音声アナログ信号に変換された後
、増幅器７で増幅されてスピーカ８より音声として出力
される。

ここで、制御回路１からクロック信号発生回路５に、サ
ンプリング信号ＳＦと、そのサンプリング信号ＳＦをデ
ィジタル的に遅延させる基本クロック信号φｍとが供給
されると、クロック信号発生回路５では、相補的なスイ
ッチング用クロック信号φ１・マ１．φ２・Ｔ２を５Ｃ
ＬＰＦ６に供給する。すると、５ＣＬＰＦ６中のＳＣ回
路１０では、入力側ノードＮ１と出力側ノードＮ２間に
、その電位差、容量１５の大きさ、クロック信号周波数
（スイッチ周波数）に応じた電流が流れ、人。

出力側ノードＮｌ、Ｎ２間に抵抗が接続された回路と等
価になる。このＳＣ回路１０と演算増幅器１１と積分用
容量１２とで構成されるミラー積分器の人出力特性は、
容量１５と１２との容量比及びＳＣ回路１０のスイッチ
周波数の関数である。

そのため、スイッチ周波数に比例して積分時定数を変化
させることができるので、５ＣＬＰＦ６では、ＳＣ回路
１０の入力側ノードＮ１に入力されたアナログ信号がフ
ィルタリングされて演算増幅器１１の出力１則ノードＮ
３より出力される。さらに、５ＣＬＰＦ６では、フィル
タリング周波数をスイッチ周波数に比例して変えること
が可能になる。

第４図に示すように、ＳＣ回路１０のＣＭＯＳスイッチ
１１〜１４では、それらが全て同時にオン状態となって
電荷のリークが生じないように、例えば区間ＴａｒＣＭ
ＯＳスイッチ１２．１３がオンし、区間Ｔｂ″’ｉ（’
ＣＭＯＳスイッチ１１．１４がオンする。

（発明が解決しようとする課題） しかしながら、上記の音声合成装置におけるＳＣ型フィ
ルタ装置では、音声合成回路３内の例えばＭＯＳトラン
ジスタのオン。オフ動作により、その音声合成回路３、
Ｄ／Ａコンバータ４及び制御回路１等の他の内部回路に
流れる動作電流が変動し、その変動時期と、５ＣＬＰＦ
６内のＣＭＯＳスイッチ１１〜１４のオン、オフ動作時
期との一致に起因して、その５ＣＬＰＦ６から出力され
る音声アナログ信号にノイズが乗りやすく、再生音の品
質に問題があった。

即ち、音声合成装置の中で、制御回８１、音声データ蓄
積回路２、音声合成回路３、及びＤ／Ａコンバータ４は
、ディジタル的に動作し、それらの各回路が、例えばＰ
チャネル型ＭＯ８）ランジスタ（以下、ＰＭＯ３という
）及びＮチャネル型ＭＯＳトランジスタ（以下、Ｎ　Ｍ
　ＯＳという）からなる０ＭＯ８（相補型ＭＯ８＞で構
成されている場合、０ＭＯ８−インバータの入力信号が
変化する毎に、各ＣＭＯ３に第４図のような貫通電流が
流れる。また、その電流値は変化するＣＭＯＳインバー
タの入力は号の数によって変化する。−度に多くのＣＭ
ＯＳインバータの入力信号が変化すると、電流値は大き
くなる。音声合成装置の電流値は、５ＣＬＰＦ６のスイ
ッチ周波数と異なる周波数で変化し、その５ＣＬＰＦ６
中のＣＭＯＳスイッチ１１〜１４が第４図のＡ、Ｂ、Ｃ
，Ｄでオフする時、前記の電流１直が変化すると、電源
電圧Ｖｃｃが変化してＳＣ回路１０の入力側ノードＮ１
電位が変化し、そのＳＣ回路１０での正常な電荷転送が
行われなくなる。そのため、ＳＣ回路１０の等価抵抗が
毎回変わることになり、ノイズの原因となる。

本発明は前記従来技術が持っていた課題として、５ＣＬ
ＰＦから出力される音声アナログ信号にノイズが乗りや
すく、再生音の品質が劣化する点について解決した音声
システムのＳＣ型フィルタ装置を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、ＳＣ回路、演算増
幅器及び積分用容量を有する複数のミラー積分器で構成
される５ＣＬＰＦと、サンプリング信号に基づき前記Ｓ
Ｃ回路のスイッチをオン、オフ制御するための複数のス
イッチング用クロック信号を出力するクロック信号発生
回路とを備え、前記５ＣＬＰＦにより、アナログ音声信
号中の高周波成分を除去する音声システムのＳＣ型フィ
ルタ装置において、前記クロック信号発生回路を次のよ
うに構成したものである。即ち、クロック信号発生回路
は少なくとも、前記サンプリング信号に基づき第１およ
び第２のタイミング信号を生成するタイミング回路と、
該クロ・ツク信号発生回路及び前記スイッチド・キャパ
シタ型ローパスフィルタを除く他の回路の電流が変動し
ていない時期に設定される遅延量に基づき、前記第１お
よび第２のタイミング信号をアナログ的に遅延する遅延
回路と、前記遅延回路の出力を入力して前記複数のスイ
ッチング用クロック信号を出力するバッファ回路とで、
構成されている。

（作用） 本発明によれば、以上のように音声システムのＳＣ型フ
ィルタ装置を構成したので、遅延回路は、タイミング回
路から出力される第１および第２のタイミング信号を所
定の遅延量だけ遅らせる。この遅れたタイミング信号は
、バッファ回路により、スイッチング用クロック信号に
変換された後、ＳＣ回路内のスイッチに供給される。こ
れにより、ＳＣ回路内のスイッチは、他の回路に流れる
動作電流の変動時期とはずれた期間において、オン。

オフ動作し、ノイズ発生のないフィルタリングを行わせ
る。従って、前記課題を解決することができるのである
。

（実施例） 第１図は本発明の実施例を示す音声合成装置の要部構成
図であり、第２図中の要素と共通の要素には共通の符号
が付されている。

この音声合成装置は、従来の第２図と同様の制御回路１
、音声データ蓄積回＃Ｉ２、音声合成回路３、Ｄ／Ａコ
ンバータ４、増幅器７及びスピーカ８を備える他に、Ｓ
Ｃ型フィルタ装置を構成するクロック信号発生回路２５
及び５ＣＬ−ＦＦ２６を有している。

クロック信号発生回路２５は、制御回路１から供給され
るサンプリング信号ＳＦと、そのサンプリング信号ＳＦ
をディジタル的に遅延させるための基本クロック信号φ
ｍとを入力し、複数の相補的なスイッチング用クロック
信号φ１・Ｔ１．φ２・Ｔ２を出力する回路て゛ある。

このクロック信号発生回路２５は、サンプリング信号Ｓ
Ｆ及び基本クロック信号φｍより第１．第２のＳＣＦ用
タイミング信号φａ、φｂを作るタイミング回路３０と
、第１．第２のタイミング信号φａ、φｂをアナログ的
に所定量遅延させる遅延回路４０と、遅延回＆Ｊ４０の
出力タイミング信号φａｄ、φｂｄよりスイッチング用
クロック信号φ１・Ｔ１゜φ２・Ｔ２を作るバッファ回
路５０とで、構成されているう ここで、タイミング回路３０は、基本クロック信号φｍ
を反転するインバータ３１と、インバータ３１の出力に
同期してサンプリング信号ＳＦを取込む第１のＤ型フリ
ップフロップ（以下、Ｄ−ＦＦという）３２と、基本ク
ロック信号φｍに同期して第１のＤ−ＦＦ３２の出力Ｑ
をデータとして取込む第２のＤ−ＦＦ３３とを備えてい
る。第１と第２のＤ−ＦＦ３２，３３の出力は、タイミ
ング信号φａ出力用の２人力ＮＡＮＤゲート３４に接続
されると共に、タイミング信号出力φｂ用の２人力ＯＲ
ゲート３５に接続されている。遅延回路４０は、信号の
立上りまたは立下りを急峻にする波形整形用のインバー
タ４１〜４４と、抵抗４５．４６及び容量４７．４８の
時定数回路とで構成され、所定時間遅れたタイミング信
号φａｄ。

φｂｄがインバータ４２．４４から出力される。

バッファ回路５０は、タイミング信号φａｄからクロッ
ク信号φ１を生成する１段のインバータ５１と、タイミ
ング信号φａｄから逆相クロック信号Ｔ１を生成する２
段のインバータ５２．５３と、タイミング信号φ））ｄ
からクロック信号φ２を生成する１段のインバータ５４
と、タイミング信号φｂｄから逆相クロック信号Ｊ２を
生成する２段のインバータ５５．５６とで、構成されて
いる。

５ＣＬＰＦ２６は、Ｄ／Ａコンバータ４から出力される
階段波音声アナログ信号を自然なアナログ信号に変換す
る能動型フィルタであり、２段のミラー積分器６０−１
．６０−２と、帰還用の容量７６〜７８及びＣＭＯＳス
イッチ７９〜８１とで、構成されている。１段１のミラ
ー積分器６０−１は、入力側ノードＮｉｌがＤ／Ａコン
バータ４の出力側に接続されたＳＣ回路７０と、その８
０回２４７０の出力側ノードＮ１２に（−）入力端子が
接続された演算増幅器７１と、その演算増幅器７１に帰
還接続された積分用容量７２とで、構成されている。演
算増幅器７１の（＋）個入力端子が接地電位に接続され
ている。ＳＣ回路７０は、ＣＭＯＳスイッチ７１〜７４
及び容量７５で構成され、そのＣＭＯＳス、イッチ７３
．７２及び容量７５が人、出力側ノードＮ１１．Ｎ１２
間に直列に接続され、その容量７５の一端がＣＭＯＳス
イッチ７４を介して接地電位に接続されると共に、容量
７５の他端がＣＭＯＳスイッチ７１を介して接地電位に
接続されている。１段目のミラー積分器６０−１の出力
１則ノードＮ１３には、そのミラー積分器６０−１と同
一の２段目ミラー積分器６０−２が接続され、その出力
側ノードＮ２３が増幅器７に接続されている。

なお、ＣＭＯＳスイッチ７２．７３．７９．８０はクロ
ック信号φ１，７Ｆｌによりオン。オフ動作し、ＣＭＯ
Ｓスイッチ７１，７４．８１はクロック信号φ２．マ２
によりオン、オフ動作する。

第５図は第１図のタイミングチャートであり、この図を
参照しつつ第５図の動作を説明する。

制御回路１からサンプリング信号ＳＦ及び基本クロック
信号φｍ（周波数は例えば２５６ＫＨｚ）が出力される
と、その基本クロック信号φ■１に同期してサンプリン
グ信号ＳＦがタイミング回Ｂ３０に取込まれ、そのタイ
ミング回路３０からタイミング信号φａ、φｂが出力さ
れる。タイミング信号φａ、φｂは、遅延回路４０内の
抵抗４５４６及び容量４７．４８で所定時間遅れた後、
バッファ回路５０のインバータ５１〜５６で相補的なス
イッチング用クロック信号φ１・Ｊｌ、φ２ｉ２　（周
波数は例えば６４ＫＨｚ）に変換された後、５ＣＬＰＦ
２６中の各ｃ　Ｍｏｓスイッチ７１〜７４．７９〜８１
に供給される。

Ｓ　ＣＬ、　Ｐ　Ｆ　２６では、各ＣＭＯＳスイッチ７
１〜７４．７９〜８１がクロック信号Φ１・Ｔｌ。

φ２・岡２によりオン、オフ動作するため、２段のミラ
ー積分器６０１．、ｆっＯ−２内のＳＣ回路７０の人、
出力側ノードＮ　１１とＮ　ｌ　２．　Ｎ１２とＮ２２
間に、その電位差、容量７らの大きさ、及びクロック信
号周波数（スイッチ周波数）に応じた電流が流れる。す
ると、各ミラー積分器６０１．６０−２は、容量７５と
７２の容量比及びＳＣ回路７０のスイッチ周波数の関数
で表わされる入出力持性にＵＣっで動作する。そのなめ
、Ｄ／Ａコンバータ４から出力される階段波音声アナロ
グ信号は、５ＣＬＰＦ２６により、そのスイッチ周波数
に比例した周波数でフィルタリングされ、自然な音声ア
ナログ信号に変換された後、増幅器７で増幅され、第２
図のスピーカ８より音声として出力される。

第５図に示すように、基本クロック信号φｍが２５６Ｋ
Ｈｚで、クロック信号φ１−＜Ｅｌｌ、φ２・■２の周
波数が６４ＫＨｚの場合、音声合成装置全体の電流は基
本クロック信号φｍが変化する２μｓｅｃ間隔に流れ、
その流れる期間が１００ｎｓｅｃ程度であるので、遅延
回路４０において、出力タイミング信号φａｄ、φｂｄ
を入力タイミング信号φａ、φｂに比べて１００〜９０
　（１ｎ　ｓｅｃ程度遅れるように容量４７．４８と抵
抗４５４６の値を決定する。この容量４７．４８と抵抗
４５．４６で構成される遅延時間は、ＲＣ時定数で容易
に決まる。このように、タイミング信号φａｄ、φｂｄ
を１００〜９００ｎｓｅｃ程度遅らせることにより、音
声合成装置の電流が流れていない時、またはその電流が
一定の時に、ＳＣ回路７０のスイッチ７１〜７４がオフ
状態となる。そのため、電源電圧ＶＣＣが変動せず、Ｓ
Ｃ回路７０の入力側ノードＮｉｌ、Ｎ１３の電位が変化
しないので、ＳＣ回路７０内の容量７５の電荷転送が安
定して行えるようになり、ＳＣＵｇｌ路７０の路側０抗
が常に一定になる。従って、５ＣＬＰＦ２６の出力にノ
イズが発生せず、高品質の再生音が得られる。

第６図は、本発明の他の実施例を示す音声認識装置の構
成ブロック図である。

この音声認識装置は、第１図と同様のクロック信号発生
回路２５及び５ＣＬＰＦ２６で構成されるＳＣ型フィル
タ装置を（＋ｉｔｉえる他に、制御信号５９０ａ、５９
０ｂ、サンプリング信号ＳＦ及び基本クロック信号φｍ
を出力する制御回路９０、マイクロホン９１、増幅器９
２、Ａ／Ｄコンバータ９３、及び音声認識回路９４を有
している。音声をマイクロホン９１に入力すると、その
マイクロホン９１から出力された音声アナログ信号は、
増、幅器９２で増幅された後、ＳＣ１，、、ＰＦ２６に
供給される。クロック信号発生回路２５は、制御回路９
０から出力されるサンプリング信号ＳＦ及び基本クロッ
ク信号φｍに基づき、スイッチング用クロック信号φ１
・革１．φ２・革２を生成してそれを５ＣＬＰＦ２６に
供給する。すると、５ＣＬＰＦ２６が、スイッチング動
作して増幅器９２の出力をフィルタリングするのて゛、
そのフィルタリングされたアナログ信号が、制御信号５
９０ｂで動作するＡ／Ｄコンバータ９３でディジタル信
号に変換された後、音声認識回＃１９４へ送られる。

このような音声認識装置においても、第１図とほぼ同様
のノイズ低減効果が期待できる。

なお、本発明は図示の実施例に限定されず、例えばＳＣ
回路７０内のＣＭＯＳスイッチ７１〜７４．７９〜８１
を他のスイッチングトランジスタで構成したり、遅延回
路４０内のインバータ、抵抗及び容量を複数段にしたり
、あるいはその遅延回路４０を、縦続接続した複数のイ
ンバータ等で構成してもよい。さらに、本発明を音声録
音再生装置や音声音程変換装置等の他の音声システムに
適用するなど、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、クロック
信号発生回路に遅延回路を設け、その遅延回路の遅延量
を、他の回路の電流が変動していない時期に設定したの
で、５ＣＬＰＦ内のスイッチのオン、オフ動作時期と、
他の回路に流れる動作電流の変動時期とが、時間的にず
れ、それによって５ＣＬＰＦの出力に生じるノイズ発生
を的確に防止できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す音声合成装置の要部構成
図、第２図は従来の音声合成装置の構成ブロック図、第
３図は第２図の５ＣＬＰＦの回路図、第４図は第２図及
び第３図のタイミングチャート、第５図は第１図のタイ
ミングチャート、第６図は本発明の他の実施例を示す音
声認識装置の構成ブロック図である。 １．９０・・・・・・制御回路、３・・・・・・音声合
成回路、４・・・・・・Ｄ／Ａコンバータ、８・・・・
・・スピーカ、２５・・・・・・クロック信号発生回路
、２６１９１７８．５ＣＬＰＦ、３０・・・・・・タイ
ミング回路、４０・・・・・・遅延回路、５０・・・・
・・バッファ回路、６０−１．６０−２・・・・・・ミ
ラー績分器、７０・・・・・・ＳＣ回路、９１・・・・
・・マイクロホン、９３・・・・・・Ａ／Ｄコンバータ
。

Claims (1)

1. 【特許請求の範囲】 スイッチドキャパシタ回路、演算増幅器及び積分用容量
   を有する複数のミラー積分器で構成されるスイッチド・
   キャパシタ型ローパスフィルタと、サンプリング信号に
   基づき前記スイッチドキャパシタ回路のスイッチをオン
   、オフ制御するための複数のスイッチング用クロック信
   号を出力するクロック信号発生回路とを備え、 前記スイッチド・キャパシタ型ローパスフィルタにより
   、アナログ音声信号中の高周波成分を除去する音声シス
   テムのスイッチド・キャパシタ型フィルタ装置において
   、 前記クロック信号発生回路は、 前記サンプリング信号に基づき第１および第２のタイミ
   ング信号を生成するタイミング回路と、該クロック信号
   発生回路及び前記スイッチド・キャパシタ型ローパスフ
   ィルタを除く他の回路の電流が変動していない時期に設
   定される遅延量に基づき、前記第１および第２のタイミ
   ング信号をアナログ的に遅延する遅延回路と、 前記遅延回路の出力を入力して前記複数のスイッチング
   用クロック信号を出力するバッファ回路とを、 備えたことを特徴とする音声システムのスイッチド・キ
   ャパシタ型フィルタ装置。