JPH0317251B2 - - Google Patents
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- JPH0317251B2 JPH0317251B2 JP58216722A JP21672283A JPH0317251B2 JP H0317251 B2 JPH0317251 B2 JP H0317251B2 JP 58216722 A JP58216722 A JP 58216722A JP 21672283 A JP21672283 A JP 21672283A JP H0317251 B2 JPH0317251 B2 JP H0317251B2
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- circuit
- signal
- frequency
- oscillation
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing phase or frequency of 2 mutually independent oscillations in demodulators)
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
- G10L19/02—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using spectral analysis, e.g. transform vocoders or subband vocoders
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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- Physics & Mathematics (AREA)
- Signal Processing (AREA)
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- Spectroscopy & Molecular Physics (AREA)
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- Health & Medical Sciences (AREA)
- Audiology, Speech & Language Pathology (AREA)
- Human Computer Interaction (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、安定な周波数を持つ信号から任意
の倍数の周波数を持つ信号を発生する周波数制御
型の発振回路に関する。
の倍数の周波数を持つ信号を発生する周波数制御
型の発振回路に関する。
最近、デイジタル技術を用いて音声合成を行な
う装置が開発、実用化されている。この装置では
たとえば、インパルスや白色雑音を音源として用
いて、この音源からの信号をいくつかのデイジタ
ル・フイルタ回路を通過させることによつてアナ
ログ音声信号を得るようにしている。そして、上
記各デイジタル・フイルタ回路における条件設定
は、そのときに得るべきアナログ音声信号に対応
して行なわれる。また上記デイジタル音声合成装
置における各デイジタル・フイルタ回路の条件設
定は、実際の音声を分析し認識した結果に基づい
て行なわれる。
う装置が開発、実用化されている。この装置では
たとえば、インパルスや白色雑音を音源として用
いて、この音源からの信号をいくつかのデイジタ
ル・フイルタ回路を通過させることによつてアナ
ログ音声信号を得るようにしている。そして、上
記各デイジタル・フイルタ回路における条件設定
は、そのときに得るべきアナログ音声信号に対応
して行なわれる。また上記デイジタル音声合成装
置における各デイジタル・フイルタ回路の条件設
定は、実際の音声を分析し認識した結果に基づい
て行なわれる。
第１図は上記音声認識を行なう音声認識回路の
一般的な構成を示す回路図である。第１図におい
て、１はマイクアンプである。このマイクアンプ
１は、図示しないマイクロフオンによつて変換さ
れたアナログ信号を増幅するためのものである。
上記マイクアンプ１の出力はたとえば４個のバン
ドパスフイルタ回路（BPF）２Ａ，２Ｂ，２Ｃ，
２Ｄに並列的に供給される。さらに上記バンドパ
スフイルタ回路２Ａ，２Ｂ，２Ｃ，２Ｄを通過し
た信号は４個の検出回路（DET）３Ａ，３Ｂ，
３Ｃ，３Ｄそれぞれによつて検出され、各検出信
号は４個の各ローパスフイルタ回路（LPF）４
Ａ，４Ｂ，４Ｃ，４Ｄに供給される。上記ローパ
スフイルタ回路４Ａ，４Ｂ，４Ｃ，４Ｄを通過し
た信号はマルチプレクサ（MPX）５を介してア
ナログ／デイジタル変換回路（Ａ／Ｄ）６に選択
的に供給される。そして上記アナログ／デイジタ
ル変換回路６からのデイジタル出力がが前記マイ
クロフオンからの入力音声に対する認識結果とな
る。
一般的な構成を示す回路図である。第１図におい
て、１はマイクアンプである。このマイクアンプ
１は、図示しないマイクロフオンによつて変換さ
れたアナログ信号を増幅するためのものである。
上記マイクアンプ１の出力はたとえば４個のバン
ドパスフイルタ回路（BPF）２Ａ，２Ｂ，２Ｃ，
２Ｄに並列的に供給される。さらに上記バンドパ
スフイルタ回路２Ａ，２Ｂ，２Ｃ，２Ｄを通過し
た信号は４個の検出回路（DET）３Ａ，３Ｂ，
３Ｃ，３Ｄそれぞれによつて検出され、各検出信
号は４個の各ローパスフイルタ回路（LPF）４
Ａ，４Ｂ，４Ｃ，４Ｄに供給される。上記ローパ
スフイルタ回路４Ａ，４Ｂ，４Ｃ，４Ｄを通過し
た信号はマルチプレクサ（MPX）５を介してア
ナログ／デイジタル変換回路（Ａ／Ｄ）６に選択
的に供給される。そして上記アナログ／デイジタ
ル変換回路６からのデイジタル出力がが前記マイ
クロフオンからの入力音声に対する認識結果とな
る。
ところで、最近の音声認識回路では、スイツチ
ドキヤパシタ・フイルタ技術を用いることによつ
て回路の高集積度化および高精度化が図られるよ
うになつてきており、前記マイクアンプ１、バン
ドパスフイルタ回路２およびローパスフイルタ回
路４はすべてスイツチドキヤパシタ回路を用いて
構成される。このスイツチドキヤパシタ回路を用
いた回路では、各スイツチドキヤパシタ回路を制
御するために、発振回路と、この発振回路の出力
から種々のクロツクパルスを形成するためのクロ
ツク発生回路が必要となる。スイツチドキヤパシ
タ回路における精度は使用されるクロツクパルス
の精度に左右されるものであり、従来このクロツ
クパルスとしてはたとえばCR発振回路の出力か
ら形成したものを用いている。ところが、この
CR発振回路は発振周波数の精度が悪いため、ス
イツチドキヤパシタ回路自体ひいては音声認識回
路の精度を悪化させている。
ドキヤパシタ・フイルタ技術を用いることによつ
て回路の高集積度化および高精度化が図られるよ
うになつてきており、前記マイクアンプ１、バン
ドパスフイルタ回路２およびローパスフイルタ回
路４はすべてスイツチドキヤパシタ回路を用いて
構成される。このスイツチドキヤパシタ回路を用
いた回路では、各スイツチドキヤパシタ回路を制
御するために、発振回路と、この発振回路の出力
から種々のクロツクパルスを形成するためのクロ
ツク発生回路が必要となる。スイツチドキヤパシ
タ回路における精度は使用されるクロツクパルス
の精度に左右されるものであり、従来このクロツ
クパルスとしてはたとえばCR発振回路の出力か
ら形成したものを用いている。ところが、この
CR発振回路は発振周波数の精度が悪いため、ス
イツチドキヤパシタ回路自体ひいては音声認識回
路の精度を悪化させている。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とすることとは、クリス
タル振動子等を用いて安定に発振している発振回
路の発振信号を基準信号として利用し、この基準
信号から任意の倍数の周波数を持つ信号を安定に
かつ高精度に発生できる発振回路を提供すること
にある。
たものであり、その目的とすることとは、クリス
タル振動子等を用いて安定に発振している発振回
路の発振信号を基準信号として利用し、この基準
信号から任意の倍数の周波数を持つ信号を安定に
かつ高精度に発生できる発振回路を提供すること
にある。
この発明による発振回路では、シユミツト型発
振回路の発振出力周波数に応じてその抵抗値が設
定され、負の等価抵抗を有する負性のスイツチド
キヤパシタ回路および基準信号の周波数に応じて
その抵抗値が設定され、正の等価抵抗を有する正
性のスイツチドキヤパシタ回路が設けられ、上記
負性のスイツチドキヤパシタ回路の一端には一定
の直流電圧が供給され、上記正性のスイツチドキ
ヤパシタ回路の一端には得るべき発振信号の周波
数に応じた値の直流電圧が供給され、上記両スイ
ツチドキヤパシタ回路の出力電流の合成電流値に
応じて上記シユミツト型発振回路の高レベル側の
しきい値電圧の設定が行なわれ、これによりシユ
ミツト型発振回路の発振信号の周波数が調整され
ている。
振回路の発振出力周波数に応じてその抵抗値が設
定され、負の等価抵抗を有する負性のスイツチド
キヤパシタ回路および基準信号の周波数に応じて
その抵抗値が設定され、正の等価抵抗を有する正
性のスイツチドキヤパシタ回路が設けられ、上記
負性のスイツチドキヤパシタ回路の一端には一定
の直流電圧が供給され、上記正性のスイツチドキ
ヤパシタ回路の一端には得るべき発振信号の周波
数に応じた値の直流電圧が供給され、上記両スイ
ツチドキヤパシタ回路の出力電流の合成電流値に
応じて上記シユミツト型発振回路の高レベル側の
しきい値電圧の設定が行なわれ、これによりシユ
ミツト型発振回路の発振信号の周波数が調整され
ている。
以下図面を参照してこの発明の実施例を説明す
る。第２図はこの発明の発振回路の一実施例に係
る構成を示す回路図である。図において１０はキ
ヤパシタ１１と４個のスイツチ１２ないし１５と
を有し、後述するシユミツト型発振回路からの発
振信号SSの周波数Sに応じて抵抗値が設定され、
かつ負の等価抵抗を持つスイツチドキヤパシタ回
路（以下SC回路と略称する）である。このSC回
路１０内のキヤパシタ１１の一端にはスイツチ１
２および１３の各一端が接続されており、さらに
スイツチ１２の他端はアース点に接続されてい
る。上記キヤパシタ１１の他端にはスイツチ１４
および１５の各一端が接続されており、さらにス
イツチ１４の他端はアース点に接続されている。
そして上記４個のスイチ１２ないし１５のうちそ
れぞれ２個ずつのスイツチ１２，１５および１
３，１４が、信号SSに応じて交互にオン状態にさ
れる。
る。第２図はこの発明の発振回路の一実施例に係
る構成を示す回路図である。図において１０はキ
ヤパシタ１１と４個のスイツチ１２ないし１５と
を有し、後述するシユミツト型発振回路からの発
振信号SSの周波数Sに応じて抵抗値が設定され、
かつ負の等価抵抗を持つスイツチドキヤパシタ回
路（以下SC回路と略称する）である。このSC回
路１０内のキヤパシタ１１の一端にはスイツチ１
２および１３の各一端が接続されており、さらに
スイツチ１２の他端はアース点に接続されてい
る。上記キヤパシタ１１の他端にはスイツチ１４
および１５の各一端が接続されており、さらにス
イツチ１４の他端はアース点に接続されている。
そして上記４個のスイチ１２ないし１５のうちそ
れぞれ２個ずつのスイツチ１２，１５および１
３，１４が、信号SSに応じて交互にオン状態にさ
れる。
２０はキヤパシタ２１と４個のスイツチ２２な
いし２５とを有し、周波数が安定した基準信号SC
たとえばクリスタル振動子を用いた発振回路の発
振出力信号SCの周波数Cに応じて抵抗値が設定さ
れ、かつ正の等価抵抗を持つSC回路である。こ
のSC回路２０内のキヤパシタ２１の一端にはス
イツチ２２および２３の各一端が接続されてお
り、さらにスイツチ２３の他端はアース点に接続
されている。上記キヤパシタ２１の他端にはスイ
ツチ２４および２５の各一端が接続されており、
さらにスイツチ２５の他端はアース点に接続され
ている。そして上記４個のスイツチ２２ないし２
５のうちそれぞれ２個ずつのスイツチ２２，２４
および２３，２５が、信号SCに応じて交互にオン
状態にされる。
いし２５とを有し、周波数が安定した基準信号SC
たとえばクリスタル振動子を用いた発振回路の発
振出力信号SCの周波数Cに応じて抵抗値が設定さ
れ、かつ正の等価抵抗を持つSC回路である。こ
のSC回路２０内のキヤパシタ２１の一端にはス
イツチ２２および２３の各一端が接続されてお
り、さらにスイツチ２３の他端はアース点に接続
されている。上記キヤパシタ２１の他端にはスイ
ツチ２４および２５の各一端が接続されており、
さらにスイツチ２５の他端はアース点に接続され
ている。そして上記４個のスイツチ２２ないし２
５のうちそれぞれ２個ずつのスイツチ２２，２４
および２３，２５が、信号SCに応じて交互にオン
状態にされる。
上記一方のSC回路１０内のスイツチ１３の他
端が接続されているa1点には直流電源V1の正極
側が接続されている。上記他方のSC回路２０内
のスイツチ２２の他端が接続されているa2点には
可変直流電源V2の正極側が接続されている。上
記直流電源V1および可変直流電源V2の各負極側
は共にアース点に接続されている。また、上記一
方のSC回路１０内のスイツチ１５の他端と他方
のSC回路２０内のスイツチ２４の他端とが接続
され、この接続点ｂには積分回路３０の入力端が
接続されている。この積分回路３０は上記ｂ点に
流れる電流を積分してこの電流の値および極性に
応じた値と極性を持つ電圧VOを得るためのもの
である。
端が接続されているa1点には直流電源V1の正極
側が接続されている。上記他方のSC回路２０内
のスイツチ２２の他端が接続されているa2点には
可変直流電源V2の正極側が接続されている。上
記直流電源V1および可変直流電源V2の各負極側
は共にアース点に接続されている。また、上記一
方のSC回路１０内のスイツチ１５の他端と他方
のSC回路２０内のスイツチ２４の他端とが接続
され、この接続点ｂには積分回路３０の入力端が
接続されている。この積分回路３０は上記ｂ点に
流れる電流を積分してこの電流の値および極性に
応じた値と極性を持つ電圧VOを得るためのもの
である。
上記積分回路３０は、反転入力端子、非反転入
力端子および出力端子を有する差動増幅回路３１
とキヤパシタ３２とを備えており、キヤパシタ３
２は差動増幅回路３１の反転入力端子と出力端子
との間に接続され、差動増幅回路３１の非反転入
力端子はアース点に接続されている。この積分回
路３０の出力電圧VOは電圧バツフア回路４０を
介してシユミツト型発振回路５０に供給される。
上記電圧バツフア回路４０は反転入力端子、非反
転入力端子および出力端子を有する差動増幅回路
４１で構成され、反転入力端子と出力端子とが接
続されかつ非反転入力端子には上記電圧VOが入
力されている。
力端子および出力端子を有する差動増幅回路３１
とキヤパシタ３２とを備えており、キヤパシタ３
２は差動増幅回路３１の反転入力端子と出力端子
との間に接続され、差動増幅回路３１の非反転入
力端子はアース点に接続されている。この積分回
路３０の出力電圧VOは電圧バツフア回路４０を
介してシユミツト型発振回路５０に供給される。
上記電圧バツフア回路４０は反転入力端子、非反
転入力端子および出力端子を有する差動増幅回路
４１で構成され、反転入力端子と出力端子とが接
続されかつ非反転入力端子には上記電圧VOが入
力されている。
上記シユミツト型発振回路５０内には非反転入
力端子、反転入力端子および出力端子を有する差
動増幅回路５１が設けられている。この差動増幅
回路５１の非反転入力端子には、高レベル側のし
きい値電圧VHおよび低レベル側のしきい値電圧
VLが交互に入力されるようになつている。上記
高レベル側のしきい値電圧VHは、正極性の電源
電圧VDD印加点と前記電圧バツフア回路４０の出
力端子との間に直列接続された２個の抵抗５２，
５３の直列接続点ｃで得られ、この電圧VHはＰ
チヤンネルMOSFET５４およびＮチヤンネル
MOSFET５５からなるCMOSスイツチ５６を介
して上記差動増幅回路５１の非反転入力端子に入
力されるようになつている。低レベル側のしきい
値電圧VLは、上記電源電圧VDD印加点と負極性の
電源電圧VSS印加点との間に直列接続された２個
の抵抗５７，５８の直列接続点ｄで得られ、この
電圧VLはＰチヤネルMOSFET５９およびＮチヤ
ネルMOSFET６０からなるCMOSスイツチ６１
を介して差動増幅回路５１の非反転入力端子に入
力されるようになつている。上記差動増幅回路５
１の出力端子には２個のインバータ６２，６３が
縦続接続され、後段のインバータ６３の出力端と
VSS印加点との間には抵抗６４とキヤパシタ６５
とが直列接続されている。上記後段のインバータ
６３の出力信号は上記CMOSスイツチ５６を構
成するＮチヤネルMOSFET５５のゲートおよび
CMOSスイツチ６１を構成するＰチヤネル
MOSFET５９のゲートに並列的に入力されると
ともに２個のインバータ６６，６７にも入力され
ている。上記インバータ６６の出力信号は
CMOSスイツチ５６を構成するＰチヤネル
MOSFET５４のゲートおよびCMOSスイツチ６
１を構成するＮチヤネルMOSFET６０のゲート
に並列的に入力されている。また、上記抵抗６４
とキヤパシタ６５との直列接続点ｅの電圧が差動
増幅回路５１の反転入力端子に入力されている。
そして上記インバータ６７の出力信号がこの発振
回路の発振出力信号SSとして他の回路に供給され
ているとともに、この信号SSは前記一方のSC回
路１０に帰還されている。
力端子、反転入力端子および出力端子を有する差
動増幅回路５１が設けられている。この差動増幅
回路５１の非反転入力端子には、高レベル側のし
きい値電圧VHおよび低レベル側のしきい値電圧
VLが交互に入力されるようになつている。上記
高レベル側のしきい値電圧VHは、正極性の電源
電圧VDD印加点と前記電圧バツフア回路４０の出
力端子との間に直列接続された２個の抵抗５２，
５３の直列接続点ｃで得られ、この電圧VHはＰ
チヤンネルMOSFET５４およびＮチヤンネル
MOSFET５５からなるCMOSスイツチ５６を介
して上記差動増幅回路５１の非反転入力端子に入
力されるようになつている。低レベル側のしきい
値電圧VLは、上記電源電圧VDD印加点と負極性の
電源電圧VSS印加点との間に直列接続された２個
の抵抗５７，５８の直列接続点ｄで得られ、この
電圧VLはＰチヤネルMOSFET５９およびＮチヤ
ネルMOSFET６０からなるCMOSスイツチ６１
を介して差動増幅回路５１の非反転入力端子に入
力されるようになつている。上記差動増幅回路５
１の出力端子には２個のインバータ６２，６３が
縦続接続され、後段のインバータ６３の出力端と
VSS印加点との間には抵抗６４とキヤパシタ６５
とが直列接続されている。上記後段のインバータ
６３の出力信号は上記CMOSスイツチ５６を構
成するＮチヤネルMOSFET５５のゲートおよび
CMOSスイツチ６１を構成するＰチヤネル
MOSFET５９のゲートに並列的に入力されると
ともに２個のインバータ６６，６７にも入力され
ている。上記インバータ６６の出力信号は
CMOSスイツチ５６を構成するＰチヤネル
MOSFET５４のゲートおよびCMOSスイツチ６
１を構成するＮチヤネルMOSFET６０のゲート
に並列的に入力されている。また、上記抵抗６４
とキヤパシタ６５との直列接続点ｅの電圧が差動
増幅回路５１の反転入力端子に入力されている。
そして上記インバータ６７の出力信号がこの発振
回路の発振出力信号SSとして他の回路に供給され
ているとともに、この信号SSは前記一方のSC回
路１０に帰還されている。
またこの実施例回路内に設けられている３個の
差動増幅回路３１，４１，５１は、正極性の電源
電圧VDDとこのVDDと絶対値が等しい負極性の電
源電圧VSSとの間の電圧で動作するようになつて
おり、前記アース点の電位は上記両電圧VDDと
VSSとの中間電位であるOVに設定されている。
差動増幅回路３１，４１，５１は、正極性の電源
電圧VDDとこのVDDと絶対値が等しい負極性の電
源電圧VSSとの間の電圧で動作するようになつて
おり、前記アース点の電位は上記両電圧VDDと
VSSとの中間電位であるOVに設定されている。
上記構成でなる回路において、まず、シユミツ
ト型発振回路５０の動作を説明する。いま、予
め、抵抗５２と５３の抵抗比と電圧バツフア回路
４０からの出力電圧VOに応じてｃ点で得られる
しきい値電圧VHが固定されており、しかもこの
電圧VHは抵抗５７，５８の抵抗比に応じてｄ点
で得られるしきい値電圧VLよりも高くなつてい
るとする。いま差動増幅回路５１の出力信号が高
レベル（VDDレベル）となつているとき、インバ
ータ６３の出力信号も高レベルにされるので、キ
ヤパシタ６５は抵抗６４を介して、抵抗６４およ
びキヤパシタ６５の値に応じた時定数τで充電さ
れる。したがつて、ｅ点の電圧は順次上昇してい
く。一方、インバータ６３の出力信号が高レベル
にされているときにCMOSスイツチ５６がオン
状態にされ、差動増幅回路５１の非反転入力端子
にはこのCMOSスイツチ５６を介して、高レベ
ル側のしきい値電圧VHが入力される。したがつ
て、差動増幅回路５１はこのしきい値電圧VHと
上記ｅ点の電圧とを比較することになる。そして
ｅ点の電圧が上記しきい値電圧VHに到達すると、
差動増幅回路５１の出力信号は高レベルから低レ
ベル（VSSレベル）に反転する。このレベル反転
の後、インバータ６３の出力信号も低レベルに反
転するので、いままで充電されていたキヤパシタ
６５は、抵抗６４を介して今度はVSSレベルに向
つて時定数τで放電される。したがつて、ｅ点の
電圧は今度は順次下降していく。一方、インバー
タ６３の出力信号が低レベルにされているときに
はCMOSスイツチ６１がオン状態にされ、差動
増幅回路５１の非反転入力端子にはこのCMOS
スイツチ６１を介して、低レベル側のしきい値電
圧VLが入力される。したがつて、このとき差動
増幅回路５１はこのしきい値電圧VLと上記ｅ点
の電圧とを比較することになる。そして下降して
いるｅ点の電圧が上記しきい値電圧VLに到達す
ると、差動増幅回路５１の出力信号は低レベルか
ら再び高レベルに反転する。以下同様にして差動
増幅回路５１がｅ点の電圧と２つのしきい電圧
VH・VLを交互に比較することによつて、インバ
ータ６３の出力信号は所定の周期で高レベルおよ
び低レベルを交互に繰り返す発振信号となる。ま
たインバータ６７の出力信号SSは上記インバータ
６３の反転信号であるので、この信号SSも発振信
号となる。そしてこのシユミツト型発振回路５０
の発振信号SSの周波数Sは、しきい値電圧VHおよ
びVLが一定に設定されているときには一定であ
り、その値は上記しきい値電圧VHとVLとで決定
されるシユミツト幅（｜VH｜＋｜VL｜）と、抵
抗６４およびキヤパシタ６５の値で決定される前
記時定数τに応じたものにされる。第３図は上記
ｅ点における電圧Veとインバータ６３の出力信
号Sとの関係を示す波形図である。
ト型発振回路５０の動作を説明する。いま、予
め、抵抗５２と５３の抵抗比と電圧バツフア回路
４０からの出力電圧VOに応じてｃ点で得られる
しきい値電圧VHが固定されており、しかもこの
電圧VHは抵抗５７，５８の抵抗比に応じてｄ点
で得られるしきい値電圧VLよりも高くなつてい
るとする。いま差動増幅回路５１の出力信号が高
レベル（VDDレベル）となつているとき、インバ
ータ６３の出力信号も高レベルにされるので、キ
ヤパシタ６５は抵抗６４を介して、抵抗６４およ
びキヤパシタ６５の値に応じた時定数τで充電さ
れる。したがつて、ｅ点の電圧は順次上昇してい
く。一方、インバータ６３の出力信号が高レベル
にされているときにCMOSスイツチ５６がオン
状態にされ、差動増幅回路５１の非反転入力端子
にはこのCMOSスイツチ５６を介して、高レベ
ル側のしきい値電圧VHが入力される。したがつ
て、差動増幅回路５１はこのしきい値電圧VHと
上記ｅ点の電圧とを比較することになる。そして
ｅ点の電圧が上記しきい値電圧VHに到達すると、
差動増幅回路５１の出力信号は高レベルから低レ
ベル（VSSレベル）に反転する。このレベル反転
の後、インバータ６３の出力信号も低レベルに反
転するので、いままで充電されていたキヤパシタ
６５は、抵抗６４を介して今度はVSSレベルに向
つて時定数τで放電される。したがつて、ｅ点の
電圧は今度は順次下降していく。一方、インバー
タ６３の出力信号が低レベルにされているときに
はCMOSスイツチ６１がオン状態にされ、差動
増幅回路５１の非反転入力端子にはこのCMOS
スイツチ６１を介して、低レベル側のしきい値電
圧VLが入力される。したがつて、このとき差動
増幅回路５１はこのしきい値電圧VLと上記ｅ点
の電圧とを比較することになる。そして下降して
いるｅ点の電圧が上記しきい値電圧VLに到達す
ると、差動増幅回路５１の出力信号は低レベルか
ら再び高レベルに反転する。以下同様にして差動
増幅回路５１がｅ点の電圧と２つのしきい電圧
VH・VLを交互に比較することによつて、インバ
ータ６３の出力信号は所定の周期で高レベルおよ
び低レベルを交互に繰り返す発振信号となる。ま
たインバータ６７の出力信号SSは上記インバータ
６３の反転信号であるので、この信号SSも発振信
号となる。そしてこのシユミツト型発振回路５０
の発振信号SSの周波数Sは、しきい値電圧VHおよ
びVLが一定に設定されているときには一定であ
り、その値は上記しきい値電圧VHとVLとで決定
されるシユミツト幅（｜VH｜＋｜VL｜）と、抵
抗６４およびキヤパシタ６５の値で決定される前
記時定数τに応じたものにされる。第３図は上記
ｅ点における電圧Veとインバータ６３の出力信
号Sとの関係を示す波形図である。
一方、上記シユミツト型発振回路５０からの発
振信号SSが入力されているSC回路１０の等価抵
抗値R1は、キヤパシタ１１の値をC1とすると次
式で与えられる。
振信号SSが入力されているSC回路１０の等価抵
抗値R1は、キヤパシタ１１の値をC1とすると次
式で与えられる。
R1＝−１／C1・S ………(1)
同様に信号SCが入力されているSC回路２０の
等価抵抗値R2は、キヤパシタ２１の値をC2とす
ると次式で与えられる。
等価抵抗値R2は、キヤパシタ２１の値をC2とす
ると次式で与えられる。
R2＝１／C2・C ………(2)
いま、上記SC回路１０，２０の各一端すなわ
ちSC回路１０内のスイツチ１３の他端およびSC
回路２０内のスイツチ２２の他端には直流電源
V1もしくは可変直流電源V2から正極性の電圧が
供給されているので、両SC回路１０，２０には
それぞれ直流電流が流れる。一方のSC回路１０
は負の等価抵抗値R1を持つため、このSC回路１
０に流れる電流I1の向きは第２図中左方向（これ
を負極性の方向とする）となる。他方のSC回路
２０は正の等価抵抗値R2を持つため、このSC回
路２０に流れる電流I2の向きは第２図中右方向
（これを正極性の方向とする）となる。すなわち、
上記電流I1、I2の向きは互いに逆方向となる。そ
して積分回路３０には両電流I1、I2の合成電流が
供給される。いま、この合成電流が負極性の場
合、すなわち、電流I1がI2よりも大きくなつてい
る場合に、積分回路３０の出力電圧VOは正極性
の電源電圧VDDに向つて順次上昇する。上記とは
反対に電流I1、I2の合成電流が正極性の場合、す
なわち、電流I1よりもI2の方が大きくなつている
場合に、積分回路３０の出力電圧VOは負極性の
電源電圧VSSに向つて順次下降する。そして積分
回路３０の出力電圧VOが上昇もしくは下降して
いる途中でSC回路１０，２０の出力電流I1、I2が
平衡状態となり、その合成電流が０になると、出
力電圧VOの変化はその時点で止まり、その後VO
は変化しない。
ちSC回路１０内のスイツチ１３の他端およびSC
回路２０内のスイツチ２２の他端には直流電源
V1もしくは可変直流電源V2から正極性の電圧が
供給されているので、両SC回路１０，２０には
それぞれ直流電流が流れる。一方のSC回路１０
は負の等価抵抗値R1を持つため、このSC回路１
０に流れる電流I1の向きは第２図中左方向（これ
を負極性の方向とする）となる。他方のSC回路
２０は正の等価抵抗値R2を持つため、このSC回
路２０に流れる電流I2の向きは第２図中右方向
（これを正極性の方向とする）となる。すなわち、
上記電流I1、I2の向きは互いに逆方向となる。そ
して積分回路３０には両電流I1、I2の合成電流が
供給される。いま、この合成電流が負極性の場
合、すなわち、電流I1がI2よりも大きくなつてい
る場合に、積分回路３０の出力電圧VOは正極性
の電源電圧VDDに向つて順次上昇する。上記とは
反対に電流I1、I2の合成電流が正極性の場合、す
なわち、電流I1よりもI2の方が大きくなつている
場合に、積分回路３０の出力電圧VOは負極性の
電源電圧VSSに向つて順次下降する。そして積分
回路３０の出力電圧VOが上昇もしくは下降して
いる途中でSC回路１０，２０の出力電流I1、I2が
平衡状態となり、その合成電流が０になると、出
力電圧VOの変化はその時点で止まり、その後VO
は変化しない。
いま仮に直流電源V1の値と可変直流電源V2の
値が等しく設定されており、しかもSC回路１０，
２０内のキヤパシタ１１，２１の値C1、C2が互
いに等しく設定されているとする。このとき、
SC回路１０，２０では、２つの信号SS，SCの周
波数S、Cが一致したときに、電流I1とI2の合成
電流が０にされ、積分回路３０の出力電圧VOが
ある値に固定される。VOの値が固定されるとシ
ユミツト型発振回路５０内で形成されている高レ
ベル側のしきい値電圧VHも固定され、これによ
つてシユミツト幅（｜VH｜＋｜VL｜）も固定さ
れるので、発振信号SSの周波数Sも固定される。
値が等しく設定されており、しかもSC回路１０，
２０内のキヤパシタ１１，２１の値C1、C2が互
いに等しく設定されているとする。このとき、
SC回路１０，２０では、２つの信号SS，SCの周
波数S、Cが一致したときに、電流I1とI2の合成
電流が０にされ、積分回路３０の出力電圧VOが
ある値に固定される。VOの値が固定されるとシ
ユミツト型発振回路５０内で形成されている高レ
ベル側のしきい値電圧VHも固定され、これによ
つてシユミツト幅（｜VH｜＋｜VL｜）も固定さ
れるので、発振信号SSの周波数Sも固定される。
上記周波数SとCが一致している状態から、S
が低下したとする。周波数Sが低下すると、前記
(1)式で与えられるSC回路１０の等価抵抗値R1は
以前よりも大きくなり、これによつて電流I1の絶
対値は小さくなる。するとI1とI2の合成電流は正
極性の値となり、積分回路３０の出力電圧VOは
VSSに向つて降下する。電圧VOがVSSに向つて降
下することによつて、シユミツト型発振回路５０
内のｃ点で得られる電圧VHは低下し、シユミツ
ト幅（｜VH｜＋｜VL｜）が以前よりも狭くなる
ので、シユミツト型発振回路５０における発振出
力信号SSの周波数Sは上昇する。周波数Sが上昇
すると、SC回路１０の等価抵抗値R1は今度は小
さくなり、電流I1の絶対値が順次大きくなる。す
ると電流I1とI2の合成電流値は正極性から０の値
に向つて減少し、SがCと一致すると０になる。
したがつて、Sが降下した場合、Cと一致するま
で積分回路３０の出力電圧VOはVDDに向つて上昇
し、VOが元の値になるとその上昇が止まり、発
振出力信号SSの周波数SがCと一致するとSの上
昇も止まる。
が低下したとする。周波数Sが低下すると、前記
(1)式で与えられるSC回路１０の等価抵抗値R1は
以前よりも大きくなり、これによつて電流I1の絶
対値は小さくなる。するとI1とI2の合成電流は正
極性の値となり、積分回路３０の出力電圧VOは
VSSに向つて降下する。電圧VOがVSSに向つて降
下することによつて、シユミツト型発振回路５０
内のｃ点で得られる電圧VHは低下し、シユミツ
ト幅（｜VH｜＋｜VL｜）が以前よりも狭くなる
ので、シユミツト型発振回路５０における発振出
力信号SSの周波数Sは上昇する。周波数Sが上昇
すると、SC回路１０の等価抵抗値R1は今度は小
さくなり、電流I1の絶対値が順次大きくなる。す
ると電流I1とI2の合成電流値は正極性から０の値
に向つて減少し、SがCと一致すると０になる。
したがつて、Sが降下した場合、Cと一致するま
で積分回路３０の出力電圧VOはVDDに向つて上昇
し、VOが元の値になるとその上昇が止まり、発
振出力信号SSの周波数SがCと一致するとSの上
昇も止まる。
上記周波数SとCが一致している状態から、今
度はSが上昇したとする。周波数Sが上昇する
と、前記(1)式で与えられるSC回路１０の等価抵
抗値R1は以前よりも小さくなり、電流I1の絶対値
が大きくなる。すると、電流I1とI2の合成電流は
負極性の値となり、積分回路３０の出力電圧VO
はVDDに向つて上昇する。電圧VOが上昇すると、
高レベル側のしきい値電圧VHは以前よりも高く
なり、シユミツト幅（｜VH｜＋｜VL｜）は以前
よりも広くなるので、シユミツト型発振回路５０
における発振出力信号SSの周波数Sは下降する。
周波数Sが下降すると、SC回路１０の等価抵抗
値R1は大きくなり、電流I1の絶対値が順次小さく
なる。すると電流I1とI2の合成電流値は負極性か
ら０の値に向つて増加し、SがCと一致すると０
になる。したがつて、Sが上昇した場合、Cと一
致するまで積分回路３０の出力電圧VOはVSSに向
つて降下し、VOが元の値になるとその降下が止
まり、発振出力信号SSの周波数SがCと一致する
とSの降下も止まる。
度はSが上昇したとする。周波数Sが上昇する
と、前記(1)式で与えられるSC回路１０の等価抵
抗値R1は以前よりも小さくなり、電流I1の絶対値
が大きくなる。すると、電流I1とI2の合成電流は
負極性の値となり、積分回路３０の出力電圧VO
はVDDに向つて上昇する。電圧VOが上昇すると、
高レベル側のしきい値電圧VHは以前よりも高く
なり、シユミツト幅（｜VH｜＋｜VL｜）は以前
よりも広くなるので、シユミツト型発振回路５０
における発振出力信号SSの周波数Sは下降する。
周波数Sが下降すると、SC回路１０の等価抵抗
値R1は大きくなり、電流I1の絶対値が順次小さく
なる。すると電流I1とI2の合成電流値は負極性か
ら０の値に向つて増加し、SがCと一致すると０
になる。したがつて、Sが上昇した場合、Cと一
致するまで積分回路３０の出力電圧VOはVSSに向
つて降下し、VOが元の値になるとその降下が止
まり、発振出力信号SSの周波数SがCと一致する
とSの降下も止まる。
すなわち、この実施例回路において、直流電源
V1の値と可変直流電源V2の値が等しく設定され
ており、かつSC回路１０，２０内のキヤパシタ
１１，２１の値が互いに等しく設定されている場
合に、発振出力信号SSの周波数Sは信号SCの周波
数Cと一致するように制御される。
V1の値と可変直流電源V2の値が等しく設定され
ており、かつSC回路１０，２０内のキヤパシタ
１１，２１の値が互いに等しく設定されている場
合に、発振出力信号SSの周波数Sは信号SCの周波
数Cと一致するように制御される。
次に可変直流電源V2の設定を変える場合につ
いて説明する。まず、V2とV1に比べて高く設定
すると、SC回路２０の等価抵抗値R2は一定であ
るので、このSC回路２０の出力電流I2が以前よ
りも大きくなる。このとき、電流I1とI2を平衡さ
せてその合成電流の値を０にするためには、一方
のSC回路１０の出力電流I1の絶対値が以前より
も大きくなる必要がある。
いて説明する。まず、V2とV1に比べて高く設定
すると、SC回路２０の等価抵抗値R2は一定であ
るので、このSC回路２０の出力電流I2が以前よ
りも大きくなる。このとき、電流I1とI2を平衡さ
せてその合成電流の値を０にするためには、一方
のSC回路１０の出力電流I1の絶対値が以前より
も大きくなる必要がある。
上記電流I2が大きくなることによつて、積分回
路３０の出力電圧VOはVSSに向つて降下し、この
後、シユミツト型発振回路５０の発振出力信号SS
の周波数Sは上昇する。そしてこの周波数Sの上
昇は、SC回路１０の出力電流I1の絶対値がI2の絶
対値と一致するまで続く。すなわち、V2をV1に
比べて高く設定した場合には、発振出力信号SSの
周波数SがCより高い点で一定となるように制御
される。
路３０の出力電圧VOはVSSに向つて降下し、この
後、シユミツト型発振回路５０の発振出力信号SS
の周波数Sは上昇する。そしてこの周波数Sの上
昇は、SC回路１０の出力電流I1の絶対値がI2の絶
対値と一致するまで続く。すなわち、V2をV1に
比べて高く設定した場合には、発振出力信号SSの
周波数SがCより高い点で一定となるように制御
される。
次にV2とV1に比べて低く設定すると、SC回路
２０の出力電流I2は以前よりも小さくなる。この
とき、電流I1とI2を平衡させてその合成電流の値
を０にするためには、上記とは逆に一方のSC回
路１０の出力電流I1の絶対値が以前よりも小さく
なる必要がある。
２０の出力電流I2は以前よりも小さくなる。この
とき、電流I1とI2を平衡させてその合成電流の値
を０にするためには、上記とは逆に一方のSC回
路１０の出力電流I1の絶対値が以前よりも小さく
なる必要がある。
電流I2が小さくなることによつて、積分回路３
０の出力電圧VOはVDDに向つて上昇し、この後、、
シユミツト型発振回路５０の発振出力信号SSの周
波数Sは低下する。そしてこの周波数Sの低下
は、SC回路１０の出力電流I1の絶対値がI2の絶対
値と一致するまで続く。すなわち、V2をV1に比
べて低く設定した場合には、発振出力信号SSの周
波数SがCよりも低い点で一定となるように制御
される。
０の出力電圧VOはVDDに向つて上昇し、この後、、
シユミツト型発振回路５０の発振出力信号SSの周
波数Sは低下する。そしてこの周波数Sの低下
は、SC回路１０の出力電流I1の絶対値がI2の絶対
値と一致するまで続く。すなわち、V2をV1に比
べて低く設定した場合には、発振出力信号SSの周
波数SがCよりも低い点で一定となるように制御
される。
ところで、この実施条件回路において発振周波
数Sが安定する条件は、２個のSC回路１０，２
０の出力電流I1，I2の合成電流値０になることで
ある。すなわちこの安定条件は次式で与えられ
る。
数Sが安定する条件は、２個のSC回路１０，２
０の出力電流I1，I2の合成電流値０になることで
ある。すなわちこの安定条件は次式で与えられ
る。
I1＋I2＝０ ………(3)
上記(3)式に前記(1)、(2)式で与えられる抵抗値
R1、R2の関係を代入すると次式が得られる。
R1、R2の関係を代入すると次式が得られる。
−C1・S・V1＋C2・C・V2＝０ ………(4)
次に上記(4)式をSについてまとめると次式得ら
れる。
れる。
S＝C2／C1・V2／V1・C ………(5)
ここで予めC1＝C2と仮定しているのであるか
ら、SはCをV2／V1倍したものとなる。したが
つて、可変直流電源V2の値を調整することによ
つてCの任意の倍数の周波数Sを持つ信号SSを作
ることができる。
ら、SはCをV2／V1倍したものとなる。したが
つて、可変直流電源V2の値を調整することによ
つてCの任意の倍数の周波数Sを持つ信号SSを作
ることができる。
第４図はC1＝C2とした場合の上記実施例回路
の特性図を示すものであり、横軸には発振信号SS
の周波数Sを、縦軸には可変直流電源V2の値を
それぞれとつている。図示するようにSはV2に
対して線型な関係となつている。
の特性図を示すものであり、横軸には発振信号SS
の周波数Sを、縦軸には可変直流電源V2の値を
それぞれとつている。図示するようにSはV2に
対して線型な関係となつている。
ここで２個のSC回路１０，２０における等価
抵抗値R1、R2は前記(1)、(2)式に示すように、C1、
C2の値が一定であれば周波数S、Cのみによつて
決定され、キヤパシタ１１，２１の値C1、C2は
抵抗等に比べてはるかに高い精度で設定すること
ができるので、周波数S、Cは高精度で抵抗R1，
R2に変換される。この抵抗R1，R2の値の差は電
流に変換され、さらにこの電流は電圧に変換され
た後、この電圧に応じシユミツト型発振回路５０
の発振周波数Sが調整されるので、この周波数S
を安定にしかも高精度で調整することができる。
抵抗値R1、R2は前記(1)、(2)式に示すように、C1、
C2の値が一定であれば周波数S、Cのみによつて
決定され、キヤパシタ１１，２１の値C1、C2は
抵抗等に比べてはるかに高い精度で設定すること
ができるので、周波数S、Cは高精度で抵抗R1，
R2に変換される。この抵抗R1，R2の値の差は電
流に変換され、さらにこの電流は電圧に変換され
た後、この電圧に応じシユミツト型発振回路５０
の発振周波数Sが調整されるので、この周波数S
を安定にしかも高精度で調整することができる。
また上記説明では、可変直流電源V2の値を変
えることによつて発振周波数Sの調整を行なうよ
うにしているが、これは上記(4)式から明らかなよ
うに、２個のSC回路１０，２０内のキヤパシタ
１１，２１の値C1、C2の設定を変え、その比に
応じた倍数の周波数に調整することができる。た
とえばｎ・C1＝C2の関係を満足するようにキヤ
パシタ１１，２１の値を設定することによつて、
Sの周波数をCのｎ倍に調整することができる。
しかもこのｎの値は、可変直流電源V2を変化さ
せる場合も同様であるが、整数に限らず、小数を
含む実数に設定することができる。またV2の代
りにV1を可変直流電源で構成するようにしても
よい。
えることによつて発振周波数Sの調整を行なうよ
うにしているが、これは上記(4)式から明らかなよ
うに、２個のSC回路１０，２０内のキヤパシタ
１１，２１の値C1、C2の設定を変え、その比に
応じた倍数の周波数に調整することができる。た
とえばｎ・C1＝C2の関係を満足するようにキヤ
パシタ１１，２１の値を設定することによつて、
Sの周波数をCのｎ倍に調整することができる。
しかもこのｎの値は、可変直流電源V2を変化さ
せる場合も同様であるが、整数に限らず、小数を
含む実数に設定することができる。またV2の代
りにV1を可変直流電源で構成するようにしても
よい。
第５図および第６図はそれぞれ前記実施例回路
で用いられている２個のSC回路１０，２０それ
ぞれを具体的に示す回路図である。なお、第５図
および第６図において、前記第２図と対応する箇
所には同一符号を付して説明する。また前記信号
SS，SCとして実際には、第７図のタイミングチヤ
ートに示すように互いに位相が異なる２相の信号
SS1，SS2もしくはSC1，SC2が用いられる。
で用いられている２個のSC回路１０，２０それ
ぞれを具体的に示す回路図である。なお、第５図
および第６図において、前記第２図と対応する箇
所には同一符号を付して説明する。また前記信号
SS，SCとして実際には、第７図のタイミングチヤ
ートに示すように互いに位相が異なる２相の信号
SS1，SS2もしくはSC1，SC2が用いられる。
負の等価抵抗値を有する一方のSC回路１０内
のスイツチ１２ないし１５は第５図に示すよう
に、ＮチヤネルMOSFET７１ないし７４それぞ
れとＰチヤンネルMOSFET７５ないし７８それ
ぞれとを並列接続してなるCMOSスイツチ８２
ないし８５で構成されている。そして上記Ｎチヤ
ネルMOSFET７１，７４のゲートには第７図中
の信号SS1が、ＰチヤネルMOSFET７５，７８の
ゲートにはCMOSインバータ７９を介して上記
信号SS1がそれぞれ供給され、上記Ｎチヤネル
MOSFET７２，７３のゲートには第７図中の信
号SS2が、ＰチヤネルMOSFET７６，７７のゲー
トにはCMOSインバータ８０を介して上記信号
SS2がそれぞれ供給されている。
のスイツチ１２ないし１５は第５図に示すよう
に、ＮチヤネルMOSFET７１ないし７４それぞ
れとＰチヤンネルMOSFET７５ないし７８それ
ぞれとを並列接続してなるCMOSスイツチ８２
ないし８５で構成されている。そして上記Ｎチヤ
ネルMOSFET７１，７４のゲートには第７図中
の信号SS1が、ＰチヤネルMOSFET７５，７８の
ゲートにはCMOSインバータ７９を介して上記
信号SS1がそれぞれ供給され、上記Ｎチヤネル
MOSFET７２，７３のゲートには第７図中の信
号SS2が、ＰチヤネルMOSFET７６，７７のゲー
トにはCMOSインバータ８０を介して上記信号
SS2がそれぞれ供給されている。
このような構成において、いまCMOSスイツ
チ８３の他端に直流電圧V1を供給し、CMOSス
イツチ８５の他端にはアース電位を供給した状態
で各CMOSスイツチ８２ないし８５を信号SS1，
SS2に応じてスイツチ制御した場合について説明
する。いま、信号SS2が高レベルのときには
CMOSスイツチ８３，８４がオン状態にされる。
このとき、キヤパシタ１１の他端（第５図のｆ
点）には−C1・V1の電荷が蓄積される。次に信
号SS1が高レベルのときにはCMOSスイツチ８２，
８５がオン状態にされる。このとき、上記ｆ点に
は予め蓄積されている負の電荷を打消すように、
アース点からCMOSスイツチ８５を介して正の
電荷＋C1・V1が流入する。このような動作が１
秒間当りS回繰り返されるので、ｆ点からCMOS
スイツチ８５を介してアース点に流れる電流の向
きを正とした場合にこのSC回路に流れる電流の
値Ｉは次式で与えられる。
チ８３の他端に直流電圧V1を供給し、CMOSス
イツチ８５の他端にはアース電位を供給した状態
で各CMOSスイツチ８２ないし８５を信号SS1，
SS2に応じてスイツチ制御した場合について説明
する。いま、信号SS2が高レベルのときには
CMOSスイツチ８３，８４がオン状態にされる。
このとき、キヤパシタ１１の他端（第５図のｆ
点）には−C1・V1の電荷が蓄積される。次に信
号SS1が高レベルのときにはCMOSスイツチ８２，
８５がオン状態にされる。このとき、上記ｆ点に
は予め蓄積されている負の電荷を打消すように、
アース点からCMOSスイツチ８５を介して正の
電荷＋C1・V1が流入する。このような動作が１
秒間当りS回繰り返されるので、ｆ点からCMOS
スイツチ８５を介してアース点に流れる電流の向
きを正とした場合にこのSC回路に流れる電流の
値Ｉは次式で与えられる。
−Ｉ＝C1・V1・S ………(6)
このSC回路における等価抵抗Ｒの値は、供給
電圧V1を上記電流Ｉで割つたものであるので、
このＲは次式で与えられる。
電圧V1を上記電流Ｉで割つたものであるので、
このＲは次式で与えられる。
Ｒ＝V1／−C1・V1・S＝−１／C1・S ………(7)
この(7)式の右辺は前記(1)式の右辺と同じであ
り、第５図のSC回路が周波数Sに応じた負の等
価抵抗を持つ回路であることがわかる。
り、第５図のSC回路が周波数Sに応じた負の等
価抵抗を持つ回路であることがわかる。
正の等価抵抗値を有する他方のSC回路２０内
のスイツチ２２ないし２５は第６図に示すよう
に、ＮチヤネルMOSFET９１ないし９４それぞ
れとＰチヤネルMOSFET９５ないし９８それぞ
れとを並列接続してなるCMOSスイツチ１０２
ないし１０５で構成されている。そして上記Ｎチ
ヤネルMOSFET９１，９３のゲートには第７図
中の信号SC1が、ＰチヤネルMOSFET９５，９７
のゲートにはCMOSインバータ９９を介して上
記信号SC1がそれぞれ供給され、上記Ｎチヤネル
MOSFET９２，９４のゲートには第７図中の信
号SC2が、ＰチヤネルMOSFET９６，９８のゲー
トにはCMOSインバータ１００を介して上記信
号SC2がそれぞれ供給されている。
のスイツチ２２ないし２５は第６図に示すよう
に、ＮチヤネルMOSFET９１ないし９４それぞ
れとＰチヤネルMOSFET９５ないし９８それぞ
れとを並列接続してなるCMOSスイツチ１０２
ないし１０５で構成されている。そして上記Ｎチ
ヤネルMOSFET９１，９３のゲートには第７図
中の信号SC1が、ＰチヤネルMOSFET９５，９７
のゲートにはCMOSインバータ９９を介して上
記信号SC1がそれぞれ供給され、上記Ｎチヤネル
MOSFET９２，９４のゲートには第７図中の信
号SC2が、ＰチヤネルMOSFET９６，９８のゲー
トにはCMOSインバータ１００を介して上記信
号SC2がそれぞれ供給されている。
このような構成において、いまCMOSスイツ
チ１０２の他端に直流電圧V2を供給し、CMOS
スイツチ１０４の他端にはアース電位を供給した
状態で各CMOSスイツチ１０２ないし１０５を
信号SC1，SC2に応じてスイツチ制御した場合につ
いて説明する。いま信号SC1が高レベルのときに
はCMOSスイツチ１０２，１０４がオン状態に
される。このとき、キヤパシタ２１にはC2・V2
なる電荷が蓄積される。次に信号SC2が高レベル
になると、今度はCMOSスイツチ１０３，１０
５がオン状態にされ、いままでキヤパシタ２１に
蓄えられていた電荷はアース点に放出される。す
なわち、この回路では正の電荷が流出される。こ
のような動作が１秒間当りC回繰り返されるの
で、キヤパシタ２１の他端（第６図のｇ点）から
CMOSスイツチ１０４を介してアース点に流れ
る電流の向きを正とした場合にこのSC回路に流
れる電流の値Ｉは次式で与えられる。
チ１０２の他端に直流電圧V2を供給し、CMOS
スイツチ１０４の他端にはアース電位を供給した
状態で各CMOSスイツチ１０２ないし１０５を
信号SC1，SC2に応じてスイツチ制御した場合につ
いて説明する。いま信号SC1が高レベルのときに
はCMOSスイツチ１０２，１０４がオン状態に
される。このとき、キヤパシタ２１にはC2・V2
なる電荷が蓄積される。次に信号SC2が高レベル
になると、今度はCMOSスイツチ１０３，１０
５がオン状態にされ、いままでキヤパシタ２１に
蓄えられていた電荷はアース点に放出される。す
なわち、この回路では正の電荷が流出される。こ
のような動作が１秒間当りC回繰り返されるの
で、キヤパシタ２１の他端（第６図のｇ点）から
CMOSスイツチ１０４を介してアース点に流れ
る電流の向きを正とした場合にこのSC回路に流
れる電流の値Ｉは次式で与えられる。
Ｉ＝C2・V2・C ………(8)
またこのSC回路における等価抵抗Ｒの値は、
供給電圧V2を上記電流Ｉで割つたものであるの
で、このＲは次式で与えられる。
供給電圧V2を上記電流Ｉで割つたものであるの
で、このＲは次式で与えられる。
Ｒ＝V2／C2・V2・C＝１／C2・C ………(9)
この(9)式の右辺は前記(2)式の右辺と同じであ
り、第６図のSC回路が周波数Cに応じた正の等
価抵抗を持つ回路であることがわかる。
り、第６図のSC回路が周波数Cに応じた正の等
価抵抗を持つ回路であることがわかる。
第８図はこの発明の他の実施例の構成を示すブ
ロツク図である。この実施例回路では、第２図の
実施例回路に対して分周回路１１０が追加されて
いる。この分周回路１１０はシユミツト型発振回
路５０の発振出力信号SSをｎ分周するためのもの
であり、前記一方のSC回路１０は上記発振出力
信号SSの代りにｎ分周された信号SS′によつて制
御されている。
ロツク図である。この実施例回路では、第２図の
実施例回路に対して分周回路１１０が追加されて
いる。この分周回路１１０はシユミツト型発振回
路５０の発振出力信号SSをｎ分周するためのもの
であり、前記一方のSC回路１０は上記発振出力
信号SSの代りにｎ分周された信号SS′によつて制
御されている。
このような構成によれば、発振出力信号SSの周
波数Sは、第２図の場合のｎ倍で一定となるよう
に制御される。
波数Sは、第２図の場合のｎ倍で一定となるよう
に制御される。
第９図は第８図中の分周回路１１０の具体的構
成を示す回路図である。この分周回路１１０は上
記ｎの値が８、すなわち発振出力信号SSを８分周
する場合の例であり、３個のＤ型フリツプフロツ
プ回路１１１ないし１１３で構成された周知のも
のである。上記３個のフリツプフロツプ回路１１
１ないし１１３のデータ入力端子Ｄは各自の第１
出力端子Ｑにそれぞれ接続され、前段の第２出力
端子Ｑが後段のクロツク入力端子CPに接続され
る如く多段接続されている。そして初段のフリツ
プフロツプ回路１１１のクロツク入力端子に前記
シユミツト型発振回路５０からの発振出力信号SS
が供給され、終段のフリツプフロツプ回路１１３
の第２出力端子から８分周された信号SS′が出力
される。なお、分周比ｎを変えるにはフリツプフ
ロツプ回路を必要に応じて増減すればよい。
成を示す回路図である。この分周回路１１０は上
記ｎの値が８、すなわち発振出力信号SSを８分周
する場合の例であり、３個のＤ型フリツプフロツ
プ回路１１１ないし１１３で構成された周知のも
のである。上記３個のフリツプフロツプ回路１１
１ないし１１３のデータ入力端子Ｄは各自の第１
出力端子Ｑにそれぞれ接続され、前段の第２出力
端子Ｑが後段のクロツク入力端子CPに接続され
る如く多段接続されている。そして初段のフリツ
プフロツプ回路１１１のクロツク入力端子に前記
シユミツト型発振回路５０からの発振出力信号SS
が供給され、終段のフリツプフロツプ回路１１３
の第２出力端子から８分周された信号SS′が出力
される。なお、分周比ｎを変えるにはフリツプフ
ロツプ回路を必要に応じて増減すればよい。
第１０図はこの発明のさらに他の実施例の構成
を示すブロツク図である。この実施例回路では、
第８図回路と同様の分周回路１１０と２個の同期
回路１２０Ａ，１２０Ｂが追加されている。分周
回路１１０はたとえば第９図と同様の構成を待
ち、シユミツト型発振回路５０の発振出力信号SS
を８分周して信号SS′を出力する。上記一方の同
期回路１２０Ａは、８分周される前の信号SSに、
８分周された後の信号SS′を同期させるためのも
のであり、前記一方のSC回路１０は上記同期回
路１２０Ａの出力信号SSO′によつて制御される。
他方の同期回路１２０Ｂは前記基準信号SCをシユ
ミツト型発振回路５０の発振出力信号SSに同期さ
せるためのものであり、前記他方のSC回路２０
はこの同期回路１２０Ｂの出力信号SCOによつて
制御される。
を示すブロツク図である。この実施例回路では、
第８図回路と同様の分周回路１１０と２個の同期
回路１２０Ａ，１２０Ｂが追加されている。分周
回路１１０はたとえば第９図と同様の構成を待
ち、シユミツト型発振回路５０の発振出力信号SS
を８分周して信号SS′を出力する。上記一方の同
期回路１２０Ａは、８分周される前の信号SSに、
８分周された後の信号SS′を同期させるためのも
のであり、前記一方のSC回路１０は上記同期回
路１２０Ａの出力信号SSO′によつて制御される。
他方の同期回路１２０Ｂは前記基準信号SCをシユ
ミツト型発振回路５０の発振出力信号SSに同期さ
せるためのものであり、前記他方のSC回路２０
はこの同期回路１２０Ｂの出力信号SCOによつて
制御される。
第１１図は第１０図中の同期回路１２０Ａ，１
２０Ｂを具体的に示す回路図である。なお、同期
回路１２０Ａ，１２０Ｂは入力信号のみが異なり
回路構成は同一である。図において１２１および
１２２は立上り同期式のＤ型フリツプフロツプ回
路であり、両フリツプフロツプ回路１２１，１２
２のクロツク入力端子（CP）には前記シユミツ
ト型発振回路５０からの発振出力信号SSが供給さ
れる。上記一方のフリツプフロツプ回路１２１の
データ入力端子Ｄには、同期回路１２０Ａの場合
には分周回路１１０の分周出力信号SS′が、同期
回路１２０Ｂの場合には信号SCがそれぞれ供給さ
れる。上記一方のフリツプフロツプ回路１２１の
出力端子Ｑの信号Q1は他方のフリツプフロツプ
回路１２２のデータ入力端子に供給されるととも
にインバータ１２３にも供給される。上記インバ
ータ１２３の出力信号1は他方のフリツプフロ
ツプ回路１２２の出力端子の信号Q2とともに
NORゲート１２４に並列的に供給される。上記
NORゲート１２４の出力信号Ｘは縦続接続され
た２個のインバータ１２５，１２６を介して
NANDゲート１２７およびNORゲート１２８に
供給される。上記インバータ１２６の出力信号は
縦続接続された４個のインバータ１２９ないし１
３２を介して上記NANDゲート１２７および
NORゲート１２８に供給される。さらに上記
NANDゲート１２７の出力信号はインバータ１
３３に供給される。そして上記インバータ１３３
の出力信号は、前記フリツプフロツプ回路１２１
に供給される信号がSS′の場合には前記一方のSC
回路１０内のスイツチ１３，１４を制御するため
の信号としてこのSC回路１０に供給され、フリ
ツプフロツプ回路１２１に供給される信号がSCの
場合には前記他方のSC回路２０内のスイツチ２
３，２５を制御するための信号としてこのSC回
路２０に供給される。上記NORゲート１２８の
出力信号は、前記フリツプフロツプ回路１２１に
供給される信号がSS′の場合には前記一方のSC回
路１０内のスイツチ１２，１５を制御するための
信号としてこのSC回路１０に供給され、フリツ
プフロツプ回路１２１に供給される信号がSCの場
合には前記他方のSC回路２０内のスイツチ２２，
２４を制御するための信号としてこのSC回路２
０に供給される。
２０Ｂを具体的に示す回路図である。なお、同期
回路１２０Ａ，１２０Ｂは入力信号のみが異なり
回路構成は同一である。図において１２１および
１２２は立上り同期式のＤ型フリツプフロツプ回
路であり、両フリツプフロツプ回路１２１，１２
２のクロツク入力端子（CP）には前記シユミツ
ト型発振回路５０からの発振出力信号SSが供給さ
れる。上記一方のフリツプフロツプ回路１２１の
データ入力端子Ｄには、同期回路１２０Ａの場合
には分周回路１１０の分周出力信号SS′が、同期
回路１２０Ｂの場合には信号SCがそれぞれ供給さ
れる。上記一方のフリツプフロツプ回路１２１の
出力端子Ｑの信号Q1は他方のフリツプフロツプ
回路１２２のデータ入力端子に供給されるととも
にインバータ１２３にも供給される。上記インバ
ータ１２３の出力信号1は他方のフリツプフロ
ツプ回路１２２の出力端子の信号Q2とともに
NORゲート１２４に並列的に供給される。上記
NORゲート１２４の出力信号Ｘは縦続接続され
た２個のインバータ１２５，１２６を介して
NANDゲート１２７およびNORゲート１２８に
供給される。上記インバータ１２６の出力信号は
縦続接続された４個のインバータ１２９ないし１
３２を介して上記NANDゲート１２７および
NORゲート１２８に供給される。さらに上記
NANDゲート１２７の出力信号はインバータ１
３３に供給される。そして上記インバータ１３３
の出力信号は、前記フリツプフロツプ回路１２１
に供給される信号がSS′の場合には前記一方のSC
回路１０内のスイツチ１３，１４を制御するため
の信号としてこのSC回路１０に供給され、フリ
ツプフロツプ回路１２１に供給される信号がSCの
場合には前記他方のSC回路２０内のスイツチ２
３，２５を制御するための信号としてこのSC回
路２０に供給される。上記NORゲート１２８の
出力信号は、前記フリツプフロツプ回路１２１に
供給される信号がSS′の場合には前記一方のSC回
路１０内のスイツチ１２，１５を制御するための
信号としてこのSC回路１０に供給され、フリツ
プフロツプ回路１２１に供給される信号がSCの場
合には前記他方のSC回路２０内のスイツチ２２，
２４を制御するための信号としてこのSC回路２
０に供給される。
第１１図のように構成されている同期回路１２
０Ａもしくは１２０Ｂは次のように動作する。い
ま、シユミツト型発振回路５０からの発振出力信
号SSに対し、たとえば信号SS′が第１２図に示す
ような位相ずれ持つているとする。フリツプフロ
ツプ回路１２１，１２２は、クロツク入力信号す
なわち信号SSの立上りに同期して出力信号Q1，
Q2のレベルが入力信号と一致するように設定し、
信号SCの立下り時には以前の出力レベルを保持
するので、この両出力信号Q1，Q2は第１２図に
示すように変化する。したがつて、NORゲート
１２４の出力信号Ｘとして、信号SSに同期しかつ
SSの１周期の期間だけ高レベルとなるパルス信号
が得られる。この信号Ｘが供給されているインバ
ータ１２９ないし１３２，１３３、NANDゲー
ト１２７およびNORゲート１２８からなる回路
は、この信号Ｘからインバータ１２９ないし１３
２の遅延時間を利用して、前記第７図に示すよう
な高レベル期間が重なり合わない２相の信号SS1，
SS2に対応した第１２図に示すような一対の信号
S′SO1，S′SO2を形成する。しかもこのうち、一方の
信号S′SO1によつて制御されるSC回路１０内のス
イツチ１２，１５は、信号SSのほぼ１周期の期間
だけオン状態にされる。すなわち、上記一方の
SC回路１０に前記正の電荷が流入する期間は、
信号SSのほぼ１周期に相当する期間にされる。一
方、入力信号として信号SCが供給される同期回
路１２０Ｂにおいても、NORゲート１２４の出
力信号Ｘとしては、信号SSに同期しかつSSの１周
期の期間だけ高レベルとなるパルス信号が得られ
る。さらにこの信号Ｘから、前記第７図に示すよ
うな２相の信号SC1，SC2に対応した一対の信号
SCO1，SCO2が形成される。しかもこのうち第１２
図中の信号S′SO1に対応した信号SCO1によつて制御
されるSC回路２０内のスイツチ２２，２４は、
信号SSのほぼ１周期の期間だけオン状態にされ
る。すなわち、上記他方のSC回路２０から正の
電荷が流出する期間も、一方のSC回路１０の場
合と同様に信号SSのほぼ１周期に相当する期間に
される。この結果、第１０図の実施例回路では前
記(4)式がそのまま成立し、これによつて発振周波
数が比較的大きいときの誤差の発生が防止され
る。しかも第１２図に示すように信号S′SO1とS′SO2
（もしくはS′CO1とS′CO2）の高レベル期間が重なり
合うことがないので、SC回路１０においてスイ
ツチ１２，１５と１３，１４が同時にオン状態に
されることがなく電流I1の誤差も発生しない。こ
れはSC回路２０でも同様である。
０Ａもしくは１２０Ｂは次のように動作する。い
ま、シユミツト型発振回路５０からの発振出力信
号SSに対し、たとえば信号SS′が第１２図に示す
ような位相ずれ持つているとする。フリツプフロ
ツプ回路１２１，１２２は、クロツク入力信号す
なわち信号SSの立上りに同期して出力信号Q1，
Q2のレベルが入力信号と一致するように設定し、
信号SCの立下り時には以前の出力レベルを保持
するので、この両出力信号Q1，Q2は第１２図に
示すように変化する。したがつて、NORゲート
１２４の出力信号Ｘとして、信号SSに同期しかつ
SSの１周期の期間だけ高レベルとなるパルス信号
が得られる。この信号Ｘが供給されているインバ
ータ１２９ないし１３２，１３３、NANDゲー
ト１２７およびNORゲート１２８からなる回路
は、この信号Ｘからインバータ１２９ないし１３
２の遅延時間を利用して、前記第７図に示すよう
な高レベル期間が重なり合わない２相の信号SS1，
SS2に対応した第１２図に示すような一対の信号
S′SO1，S′SO2を形成する。しかもこのうち、一方の
信号S′SO1によつて制御されるSC回路１０内のス
イツチ１２，１５は、信号SSのほぼ１周期の期間
だけオン状態にされる。すなわち、上記一方の
SC回路１０に前記正の電荷が流入する期間は、
信号SSのほぼ１周期に相当する期間にされる。一
方、入力信号として信号SCが供給される同期回
路１２０Ｂにおいても、NORゲート１２４の出
力信号Ｘとしては、信号SSに同期しかつSSの１周
期の期間だけ高レベルとなるパルス信号が得られ
る。さらにこの信号Ｘから、前記第７図に示すよ
うな２相の信号SC1，SC2に対応した一対の信号
SCO1，SCO2が形成される。しかもこのうち第１２
図中の信号S′SO1に対応した信号SCO1によつて制御
されるSC回路２０内のスイツチ２２，２４は、
信号SSのほぼ１周期の期間だけオン状態にされ
る。すなわち、上記他方のSC回路２０から正の
電荷が流出する期間も、一方のSC回路１０の場
合と同様に信号SSのほぼ１周期に相当する期間に
される。この結果、第１０図の実施例回路では前
記(4)式がそのまま成立し、これによつて発振周波
数が比較的大きいときの誤差の発生が防止され
る。しかも第１２図に示すように信号S′SO1とS′SO2
（もしくはS′CO1とS′CO2）の高レベル期間が重なり
合うことがないので、SC回路１０においてスイ
ツチ１２，１５と１３，１４が同時にオン状態に
されることがなく電流I1の誤差も発生しない。こ
れはSC回路２０でも同様である。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば、上
記実施例回路では前記SC回路１０，２０の出力
電流の合成電流値に応じて発振周波数が調整され
る発振回路がシユミツト型発振回路５０である場
合について説明したが、これはこのような機能を
持つ発振回路であればどのような構成のものであ
つてもよい。さらに上記実施例回路では、負の等
価抵抗を持つ一方のSC回路１０を信号SSで制御
し、正の等価抵抗を持つ他方のSC回路２０を信
号SCで制御する場合について説明したが、これは
互いに他方の信号で制御するように構成してもよ
い。
ではなく種々の変形が可能である。たとえば、上
記実施例回路では前記SC回路１０，２０の出力
電流の合成電流値に応じて発振周波数が調整され
る発振回路がシユミツト型発振回路５０である場
合について説明したが、これはこのような機能を
持つ発振回路であればどのような構成のものであ
つてもよい。さらに上記実施例回路では、負の等
価抵抗を持つ一方のSC回路１０を信号SSで制御
し、正の等価抵抗を持つ他方のSC回路２０を信
号SCで制御する場合について説明したが、これは
互いに他方の信号で制御するように構成してもよ
い。
以上説明したようにこの発明によれば、基準信
号の任意の倍数の周波数を持つ信号を安定にかつ
高精度に発生できる発振回路を提供することがで
きる。
号の任意の倍数の周波数を持つ信号を安定にかつ
高精度に発生できる発振回路を提供することがで
きる。
第１図は音声認識回路の一般的な構成を示す回
路図、第２図はこの発明に係る発振回路の一実施
例の構成を示す回路図、第３図は第２図回路内の
シユミツト型発振回路の動作を示す波形図、第４
図は第２図回路の特性図、第５図および第６図は
それぞれ上記第２図回路で用いられるスイツチド
キヤパシタ回路を具体的に示す回路図、第７図は
第５図および第６図の回路で用いられる信号のタ
イミングチヤート、第８図はこの発明の他の実施
例を示すブロツク図、第９図は第８図回路の一部
の具体的構成を示す回路図、第１０図はこの発明
のさらに他の実施例の構成を示すブロツク図、第
１１図は第１０図回路の一部の具体的構成を示す
回路図、第１２図は第１１図回路のタイミングチ
ヤートである。 １０，２０……スイツチドキヤパシタ回路
（SC回路）、１１，２１……キヤパシタ、３０…
…積分、４０……電圧バツフア回路、５０……シ
ユミツト型発振回路、１１０……分周回路、１２
０Ａ，１２０Ｂ……同期回路。
路図、第２図はこの発明に係る発振回路の一実施
例の構成を示す回路図、第３図は第２図回路内の
シユミツト型発振回路の動作を示す波形図、第４
図は第２図回路の特性図、第５図および第６図は
それぞれ上記第２図回路で用いられるスイツチド
キヤパシタ回路を具体的に示す回路図、第７図は
第５図および第６図の回路で用いられる信号のタ
イミングチヤート、第８図はこの発明の他の実施
例を示すブロツク図、第９図は第８図回路の一部
の具体的構成を示す回路図、第１０図はこの発明
のさらに他の実施例の構成を示すブロツク図、第
１１図は第１０図回路の一部の具体的構成を示す
回路図、第１２図は第１１図回路のタイミングチ
ヤートである。 １０，２０……スイツチドキヤパシタ回路
（SC回路）、１１，２１……キヤパシタ、３０…
…積分、４０……電圧バツフア回路、５０……シ
ユミツト型発振回路、１１０……分周回路、１２
０Ａ，１２０Ｂ……同期回路。
Claims (1)
- 【特許請求の範囲】 １ 第１の信号の周波数に応じてその抵抗値が設
定され、負もしくは正の等価抵抗を有する第１の
手段と、 第２の信号の周波数に応じてその抵抗値が設定
され、正もしくは負の等価抵抗を有する第２の手
段と、 上記第１、第２の手段に直流バイアスを供給し
てそれぞれ直流電流を流す第３の手段と、 上記第１、第２の手段の出力電流の合成電流値
に応じて周波数が調整される発振信号を出力する
第４の手段と、 上記発振信号を第１の信号として上記第１の手
段に帰還する第５の手段と を具備したことを特徴とする発振回路。 ２ 第１の信号の周波数に応じてその抵抗値が設
定され、負もしくは正の等価抵抗を有する第１の
手段と、 第２の信号の周波数に応じてその抵抗値が設定
され、正もしくは負の等価抵抗を有する第２の手
段と、 上記第１、第２の手段に直流バイアスを供給し
てそれぞれ直流電流を流す第３の手段と、 上記第１、第２の手段の出力電流の合成電流値
に応じて周波数が調整される発振信号を出力する
第４の手段と、 上記発振信号を分周しこの分周信号を上記第１
の信号として上記第１の手段に帰還する第５の手
段と を具備したことを特徴とする発振回路。 ３ 第１の信号の周波数に応じてその抵抗値が設
定され、負もしくは正の等価抵抗を有する第１の
手段と、 第２の信号の周波数に応じてその抵抗値が設定
され、正もしくは負の等価抵抗を有する第２の手
段と、 上記第１、第２の手段に直流バイアスを供給し
てそれぞれ直流電流を流す第３の手段と、 上記第１、第２の手段の出力電流の合成電流値
に応じて周波数が調整される発振信号を出力する
第４の手段と、 上記発振信号を分周する第５手段と、 上記第５手段の分周出力信号を上記発振信号に
同期させ、この同期した信号を上記第１の信号と
して上記第１の手段に帰還する第６の手段と、 上記第２の信号を上記発振信号に同期させ、こ
の同期した信号を上記第２の手段に供給する第７
の手段と を具備したことを特徴とする発振回路。 ４ 前記第１、第２の手段が、キヤパシタと複数
のスイツチを含むスイツチドキヤパシタ回路でそ
れぞれ構成されている特許請求の範囲第１項又は
第２項又は第３項に記載の発振回路。 ５ 前記第３の手段が、前記第１、第２の手段の
一方に一定の直流電圧を供給する直流電圧源と、
前記第１、第２の手段の他方に前記第４の手段か
ら出力される発振信号の周波数を調整するための
直流電圧を供給する可変直流電圧源とで構成され
ている特許請求の範囲第１項又は第２項又は第３
項に記載の発振回路。 ６ 前記第４の手段が、第１、第２のしきい値電
圧を有し、いずれか一方のしきい値電圧が、前記
第１、第２の手段の出力電流の合成電流値に応じ
て調整されるシユミツト型発振回路で構成されて
いる特許請求の範囲第１項又は第２項又は第３項
に記載の発振回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216722A JPS60109332A (ja) | 1983-11-17 | 1983-11-17 | 発振回路 |
| EP87117485A EP0308540B1 (en) | 1983-11-17 | 1984-11-14 | Oscillator circuit |
| DE8484113778T DE3474597D1 (en) | 1983-11-17 | 1984-11-14 | Frequency comparing circuit |
| DE8787117485T DE3486061T2 (de) | 1983-11-17 | 1984-11-14 | Oszillator-schaltung. |
| EP84113778A EP0142171B1 (en) | 1983-11-17 | 1984-11-14 | Frequency comparing circuit |
| US06/672,478 US4599580A (en) | 1983-11-17 | 1984-11-16 | Circuit for comparing two or more frequencies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216722A JPS60109332A (ja) | 1983-11-17 | 1983-11-17 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109332A JPS60109332A (ja) | 1985-06-14 |
| JPH0317251B2 true JPH0317251B2 (ja) | 1991-03-07 |
Family
ID=16692892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216722A Granted JPS60109332A (ja) | 1983-11-17 | 1983-11-17 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109332A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1894299A1 (en) * | 2005-06-15 | 2008-03-05 | Freescale Semiconductor, Inc. | Integrated relaxation voltage controlled oscillator and method of voltage controlled oscillation |
| JP5099630B2 (ja) * | 2007-11-16 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR102731056B1 (ko) * | 2019-04-25 | 2024-11-15 | 삼성전자주식회사 | 출력 전압의 발진을 검출하는 전력 변환기 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216710A (ja) * | 1982-06-09 | 1983-12-16 | Kubota Ltd | マイクロストレ−ナ |
-
1983
- 1983-11-17 JP JP58216722A patent/JPS60109332A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109332A (ja) | 1985-06-14 |
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