JPH02288722A - Ｄ型フリップフロップ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＤ型フリップフロップ半導体集積回路に関し、
特にグリッチノイズを含む信号をクロック入力とするこ
とができるＤ型フリップフロップ半導体集積回路に関す
る。

［従来の技術］ 従来、この種のＤ型フリップフロップ（以下、Ｄ−ＦＦ
という）回路は、グリッチノイズを含んだ信号をクロッ
ク信号として使用する場合、第４図にその構成が示され
る回路を用いている。この従来例の構成と動作について
第４図及び第５図のタイミングチャートを参照しながら
説明する。

回路２０はグリッチノイズａ及びグリッチノイズｂを含
むクロック信号φ８　［第５図（Ｉ）参照］の信号源で
ある。Ｄ−ＦＦ２１のクロック入力部Ｃには、この半導
体集積回路のシステムクロック信号φ８　［第５図（Ｉ
Ｉ）参照コが入力端子１９を介して入力され、そのデー
タ入力部りには、回路２０からのクロック信号φ５が入
力されている。

ここで、システムクロック信号φ１の周期はクロック信
号φ８のそれに比して十分類＜、シかも、グリッチノイ
ズは含まれていないものが使用されている。この場合、
Ｄ−ＦＦ２１にはシステムクロック信号φ８の各ロウエ
ツジにおけるクロック信号φ１の論理レベルがラッチさ
れ、次のロウエツジでそのラッチ内容が更新されるまで
、データ出力部Ｑにその内容が出力保持される。この出
力はクロック信号φｌ　［第５図（ＩＩＩ）参照コとし
てＤ−ＦＦ２２のクロック入力部Ｃに入力される。

即ち、クロック信号φ１は、システムクロックφ、のロ
ウエツジで、グリッチノイズを含むクロック信号φ、を
サンプリングすることにより生成されている。従って、
前記グリッチノイズがシステムクロックφ、のロウエツ
ジにおいて発生しているものでなければ、このグリッチ
ノイズはクロック信号φ１には現れず、除去されたこと
となる。

Ｄ−ＦＦ２２はこのグリッチノイズが除去されたクロッ
ク信号φ１をクロック入力部Ｃに入力させてクロック信
号φ、のロウエツジでデータ入力端子１からのデータ信
号Ｅをラッチし、その正相及び逆相信号を夫々データ出
力部Ｑ及びＱに出力し、夫々データ出力端子１７及び１
８を介して他の回路へ送出する。

このように、従来はグリッチノイズ除去回路としてシス
テムクロック信号φ８をそのクロック信号とするＤ−Ｆ
Ｆ２１を回路２０とＤ−ＦＦ２２との間に介挿し、これ
により、グリッチノイズが除去された信号をＤ−ＦＦ２
２のクロック入力として与えている。

［発明が解決しようとする課題］ しかしながら、前述した従来のグリッチノイズ除去回路
はグリッチノイズを含んだクロック信号φ８をシステム
クロックφ１でサンプリングしているため、そのサンプ
リング時：こグリッチノイズが発生している場合には、
これを除去することができないばかりでな（、その出力
信号であるクロック信号φ、には最大１システムクロッ
ク分だけ増幅されたグリッチノイズが含まれることにな
り、グリッチノイズ除去の根本的な解決策とはなってい
ないという問題点がある。更に、クロック信号φ８の発
生源である回路２０とＤ−ＦＦ２２との間にグリッチノ
イズ除去回路としてＤ−ＦＦ２１を設け、これをシステ
ムクロックφ、で動作させているため、クロック信号φ
１はクロック信号φ８に対して最大１システムクロツク
の遅延を有するという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
グリッチノイズを含む信号を直接クロック入力として用
いることができるＤ型フリップフロップ半導体集積回路
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＤ型フリップフロップ半導体集積回路は、
第１のＤラッチ回路と、この第１のＤラッチ回路に直列
接続された第２のＤラッチ回路と、前記第１のＤラッチ
回路の正帰還ループ内に接続された第３のＤラッチ回路
と、前記第１のＤラッチ回路のラッチ解除よりも一定時
間遅れて第３のＤラッチ回路をラッチ解除する制御手段
とを有することを特徴とする。

［作用］ 本発明においては、第１のＤラッチ回路の正帰還ループ
が断たれ、ラッチ解除となった後も、制御手段によって
、予め設定された一定時間、第３のＤラッチ回路にラッ
チ解除となる前の第１のＤラッチ回路の内容が保持され
る。このため、第１のＤラッチ回路が、意図せずラッチ
解除がなされても、それが予め設定された一定時間内で
あれば、第３のＤラッチ回路に保持されているデータ内
容によりその出力をラッチ解除前の状態に復帰させるこ
とができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係るＤ−ＦＦ回路を示す回路
図である。入力端子１はマスタ側のＤラッチ３のデータ
入力に接続され、マスタロラッチ３の出力はスレーブ側
のＤラッチ４のデータ入力に接続されている。

マスタロラッチ３の双方向トランスファゲート（以下、
ＴＧという）１３はデータ入力端子１と節点２３との間
に接続され、その導通状態を制御する正極ゲート及び負
極ゲートには夫々ＴＧ制御信号Ａ及びＡが入力されるよ
うになっている。このＴＧ１３はＴＧ制御信号Ａ及びＡ
が夫々ロウ及びハイのときに導通状態となり、データ入
力端子１に入力された入力データ信号Ｅを節点２３に伝
達する。インバータ１５はその入力が節点２３に接続さ
れ、その出力が節点２４を介してインバータ１６０入力
に接続されている。また、インバータ１６の出力はＴＧ
１４を介して節点２３に接続され、インバータ１５の入
力となっている。ここで、ＴＧ１４の導通状態を制御す
る正極ゲート及び負極ゲートには夫々ＴＧ制御信号Ａ及
びＡが接続されており、Ａ及びＡが夫々ロウ及びハイの
とき導通状態となり、インバータ１６の出力信号をイン
バータ１５の入力に伝達する。これらのＴＧ１３．１４
及びインバータ１５．１６によりマスタＤラッチ３が構
成されている。なお、節点２４はこのマスタＤラッチ３
の出力部となる。

次に、スレーブＤラッチ４について説明する。

ＴＧ７はマスタＤラッチ３の出力節点２４と節点２５と
の間に接続され、その導通状態を制御する正極ゲート及
び負極ゲートには夫々ＴＧ制御信号Ａ及びＡが接続され
ている。そして、このＴＧ７はＴＧ制制御信号長びＡが
夫々ロウ及びハイのとき導通状態となり、マスタＤラッ
チの出力データＦを節点２５を介してインバータ８の入
力に伝達する。また、インバータ８はその入力が節点２
５に接続され、その出力が節点２６を介してデータ出力
端子１７に接続されている。インバータ９は、その入力
が節点２６を介してインバータ８の出力に接続され、そ
の出力は節点２７を介してデータ出力端子１８及びＤラ
ッチ５のデータ入力部りに接続されている。Ｄラッチ５
は後述するマスク回路６の出力信号φゎをそのクロック
入力部Ｃに入力し、信号φゎがロウのとき、そのデータ
入力部りに入力されているインバータ９の出力信号をデ
ータＤＬとしてそのデータ出力部Ｑに伝達し、信号φゎ
のハイエツジにより、そのハイエツジにおけるインバー
タ９の出力信号をラッチしてそのデータ出力部Ｑにその
ラッチ内容をデータＤＬとして出力する。Ｄラッチ５の
データ出力部ＱはＴＧｌｏを介してインバータ８の入力
に接続された節点２５に接続されている。ＴＧｌｏはそ
の導通状態を制御する正極ゲート及び負極ゲートに夫々
ＴＧ制御信号Ａ及びＡが接続されており、ＴＧ制制御信
号長びＡが夫々ロウ及びハイのときに導通状態となり、
Ｄラッチ５のデータ出力部Ｑから出力されるデータＤＬ
をインバータ８の入力に伝達する。以上、ＴＧ７．１０
１インバータ８，９及びＤラッチ５によりスレーブＤラ
ッチ４が構成されている。

クロック入力端子２には、インバータ１１が接続されて
おり、インバータ１１はクロック入力端子２を介してク
ロック信号φ６を入力し、その出力としてＴＧ制制御信
号長ＴＧ１４及び７の各負極ゲー）ｆびにＴＧＩＯ及び
１３の各正極ゲートに出力する。インバータ１２はイン
バータ１１の出力を入力し、その出力としてＴＧ制制御
信号長は逆相のＴＧ制制御信号長ＴＧ７及び１４の各正
極ゲート並びにＴＧｌｏ及び１３の各負極ゲートに出力
する。マスク回路６はインバータ１２の出力を入力し、
クロック信号φ７をＤラッチ５のクロック入力部Ｃに出
力するが、ロウ信号の入力に対してのみ、予め設定され
た一定の伝達遅延時間ｔｄを有し、ロウが入力されてか
ら伝達遅延時間ｔｄ後に出力にロウが現れる単極性遅延
回路として機能する。即ち、ハイ信号の入力に対しては
略々リアルタイムにハイが出力されるが、ロウ信号の入
力に対しては入力から伝達遅延時間ｔｄ後にロウが出力
される［第３図（Ｉ）及び（Ｉｆ）参照コ　。

以上、マスタＤラッチ３、スレーブＤラッチ４、インバ
ータ１１．１２及びマスク回路６からＤ−ＦＦ回路が構
成されている。

次に、このように構成された本実施例回路の動作につい
て、第３図に示したタイミングチャートを参照して説明
する。

いま、時刻ｔ０において、データ入力端子１に信号Ｅと
してロウが入力されており、クロック入力端子２に入力
されているクロック信号φ５が本実施例回路のアクティ
ブ状態を示すロウであるとすると［第５図（Ｉ）及び（
ＩＩＩ）参照コ、ＴＧ制制御信号長びＡは夫々ハイ及び
ロウとなり、ＴＧ１３及び１４は夫々非導通及び導通状
態となる。その結果、インバータ１５．１８及びＴＧＩ
４により正帰還ループが形成されており、マスタロラッ
チ３の出力である節点２４にはそれ以前のデータＦが出
力されている［第５図（ＩＶ）の波形では、ハイとして
例示しであるコ。一方、ＴＧ７及び１０は夫々導通及び
非導通状態となり、その結果、マスタロラッチ３の節点
２４にラッチされているデータＦ（ハイ）はＴＧ７及び
インバータ８を介して節点２６にデータＧ（ロウ）とし
て出力され、節点２θに接続されたデータ出力端子１７
から他の回路に送出される。また、データ出力端子１８
には常に出力端子１７とは逆相の信号が出力される。以
後、データ出力端子１８に出力される信号の説明は省略
する。

このような初期状態から、時刻ｔ、においてクロック信
号φ、が本Ｄ−ＦＦ回路のスタンバイ状を示すハイに変
化すると［第５図（Ｉ）参照］、ＴＧ制御信号Ａ及びＡ
は夫々ロウ及びハイとなり、ＴＧ７及び１０は夫々非導
通及び導通状態となる。

更に、クロック信号φ、（ハイ）はインバータ１１．１
２及びマスク回路６を経由して、クロック信号φゎとし
てハイがＤラッチ５のクロック入力部Ｃに与えられる。

その結果、Ｄラッチ５はラッチ状態となり、時刻ｔｔｌ
’前のマスタロラッチ３のデータ内容に対応するインバ
ータ９の出力信号（ハイ）をそのデータ出力部Ｑにデー
タＤＬ　（ハイ）として出力保持する。

データＤｔ（ハイ）は導通状態にあるＴＧＩＯ及びイン
バータ８を介して出力端子１７にロウとして出力される
。従って、時刻１＋以降はマスタロラッチのデータ内容
によらず、時刻ｔ１直前のマスタロラッチのデータ内容
をラッチしているＤラッチ５のデータ内容（ハイ）がデ
ータ出力端子１７に出力されることとなり、その出力信
号としては継続してロウを保持することになる。一方、
ＴＧ１３及び１４は夫々導通及び非導通状態となるため
インバータ１５．１８及びＴＧ１４による正帰還ループ
は断たれ、マスタロラッチ３のラッチは解除される。こ
の結果、マスタロラッチ３の出力として節点２４には入
力データ信号Ｅの逆相の信号がデータＦとして現れるこ
とになるが、ＴＧ７は非導通状態であるため、スレーブ
Ｄラッチ４のデータ内容への影響はない。

次に、入力データ信号Ｅが時刻ｔ２においてロウからハ
イへ変化し、時刻ｔ３からｔ４の間に亘ってクロック信
号φ８にグリッチノイズＣが侵入した場合、この間ＴＧ
制御信号Ａ及びＡは夫々ハイ及びロウとなり、マスタロ
ラッチ３は時刻ｔ３直前の入力データ信号Ｅ（ハイ）を
ラッチし、その出力節点２４にデータＦ（ロウ）を出力
すると同時に、スレーブＤラッチ４はラッチを解除し、
マスタロラッチ３の出力データＦ（ロウ）を、ＴＧ７及
びインバータ８を介し、データ出力端子１７にハイとし
て出力する［第５図（Ｖｌ）参照］。

即ち、グリッチノイズＣによりＤ−ＦＦ回路がアクティ
ブ状態となり、グリッチノイズＣのロウエツジにより、
その時の入力データ信号Ｅのデータ内容がデータ出力端
子１７に異常データとして出力される結果となる。次に
、時刻ｔ４においてグリッチノイズＣが消滅し、クロッ
ク信号φ、が正常なレベルに復帰すると、ＴＧ？及び１
０が夫々非導通及び導通状態となると同時に、Ｄラッチ
５は時刻ｔ４直前のインバータ８の出力信号をラッチし
て、そのデータ内容をデータ出力部ＱからＴＧＩＯ及び
インバータ８を介してデータ出力端子１７に出力する。

しかしながら、この場合、マスク回路６に予め設定され
た伝達遅延時間ｔｄとクロック信号φ８のグリッチノイ
ズＣの幅（ｔｎ−ｔａ）の関係がｔｄ＞ｔ４−ｔａを満
たしていれば、単極性遅延回路であるマスク回￥８６の
出力信号φゎは、クロック信号φ８がグリッチノイズＣ
のためロウとなっている期間ｔ３〜ｔ４はハイの状態を
保つため［第５図（ｎ）参照コ、Ｄラッチ５のラッチ内
容は更新されず、時刻ｔ３以前のデータ内容を継続して
保持することになる［第５図（Ｖ）参照コ。従って、時
刻ｔ４においてグリッチノイズＣが消滅し、Ｄ−ＦＦ回
路がスタンバイ状態となった後は、Ｄラッチ５に継続し
て保持されている時刻ｔ３以前のデータ内容がデータ出
力端子１７に現れ、出力が回復することとなる［第５図
（Ｖｌ）参照コ。

更に、時刻ｔ４以降のクロック信号φゎは、時刻ｔ４に
おいて、クロック信号φ８がハイに復帰するためひきつ
づきハイを継続して保持することとなる。

ここで、伝達遅延時間（ｔｄ）くグリッチノイズ幅（ｔ
４−ｔｚ　）となった場合はその差分（ｔ４−ｔａ）　
　ｔｄだけφ７がロウとなる状態が生じるため（図示せ
ず）、Ｄラッチ５の内容はその時のマスタロラッチ３の
データ内容（ロウ）に更新される可能性があり、更新さ
れた場合には、グリッチノイズＣが消滅した後も出力は
回復しないこととなる［第５図（Ｖｌ）参照コ。

本実施例はスタンバイ状態でラッチ状態となるスレーブ
Ｄラッチ４における誤ラッチを防止することにより、ス
タンバイ状態でのグリッチノイズＣによるＤ−ＦＦ回路
の誤動作を防ぐものであるが、アクティブ時のグリッチ
ノイズに対しては同様の考えに基き、アクティブ時にラ
ッチ状態となるマスタロラッチ３における誤ラッチを防
止すればよい。即ち、スレーブＤラッチ４と同様に、マ
スタロラッチ３の正帰還ループ内にＤラッチを設け、こ
のクロック入力として、スレーブＤラッチ４内のＤラッ
チ５を制御するマスク回路６とは逆極性の遅延特性を有
するマスク回路の出力を使用する。この結果、Ｄ−ＦＦ
回路がグリッチノイズにより一時的にスタンバイ状態と
なり、マスタロラッチ３に意図しない入力データ信号Ｅ
が入り込んだとしても、グリッチノイズが侵入する前の
マスタロラッチのデータ内容がＤラッチに保持されてい
るため、グリッチノイズ消滅後のＤ−ＦＦ回路の出力を
グリッチノイズ侵入前のデータに回復させることが可能
となる。

上述の如く、本実施例のＤ−ＦＦ回路によれば、クロッ
ク入力にグリッチノイズが入力したときの誤動作を防止
することができる。このため、第２図に示すように、本
実施例のＤ−ＦＦ回路２３のクロック入力信号として、
グリッチノイズを発生する回路２０の出力を直接入力さ
せることができるため、回路２３を回路２０とリアルタ
イムに動作させることが可能となり、従来のように、デ
ータを保持するタイミングが１システムクロツク遅延す
るということを防止することができる。

また、本発明はＤ型フリップフロップ回路に限らず、こ
れを構成するマスタロラッチ及びスレーブＤラッチをＤ
ラッチ単体として使用する場合においても同様の効果を
奏することは以上の説明から明らかなところである。

［発明の効果コ 以上説明したように、本発明はＤ型フリップフロップ回
路を構成する第１のＤラッチ回路内の正帰還ループ内に
第３のＤラッチを設け、第１のＤラッチ回路がグリッチ
ノイズにより一時的に、しかも任意の時刻にそのラッチ
状態が解放されたとしても、そのグリッチノイズ幅が予
め設定された一定時間内であれば、第３のＤラッチ内に
ラッチ解放前のデータ内容が保持されているため、グリ
ッチノイズ消滅後、第１のＤラッチ回路のデータ内容を
回復することができ、Ｄ型フリップフロップ回路の誤動
作を防止することができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の実施例に係るＤ型フリップフロップ回
路を示す回路図、第２図は本発明の回路の応用例を示す
ブロック図、第３図は第１図に示した本発明の実施例に
係るＤ型フリップフロップ回路の動作を説明するための
タイミングチャート、第４図は従来のＤ型フリップフロ
ップ回路を使用する場合の応用例を示したブロック図、
第５図は第４図に示した従来回路の動作を説明するため
のタイミングチャートである。 １；データ入力端子、２．１９；クロック入力端子、３
；マスタロラッチ、４；スレーブＤラッチ、５；Ｄラッ
チ、６；マスク回路、７．１０゜１３．１４；双極性ト
ランスファゲート、８，９゜１１．１２．１５，１８；
インバータ、１７．１８；データ出力端子、２０；外部
回路、２１．２２．２３；Ｄ型フリップフロップ回路、
φ８゜φゎ、φ、クロック信号、φ８　；システムクロ
ック信号、ＡＸＡ；ＴＧ制御信号、Ｃ；クロック人力部
、Ｄ；データ入力部、Ｅ；入力データ信号、Ｆ；マスタ
Ｄラッチ出力データ、Ｇ；スレーブＤラッチ出力データ
、ＤＬ；Ｄラッチ出力データ、Ｑ、Ｑ；データ出力部、
ａ、ｂ、Ｃニゲリッチノイズ、ｊｏ＋　　ｊｔ＊　　ｊ
２＋・・・；時刻、ｔｄ；伝達遅延時間

Claims (1)

【特許請求の範囲】
1. （１）第１のＤラッチ回路と、この第１のＤラッチ回路
   に直列接続された第２のＤラッチ回路と、前記第１のＤ
   ラッチ回路の正帰還ループ内に接続された第３のＤラッ
   チ回路と、前記第１のＤラッチ回路のラッチ解除よりも
   一定時間遅れて第３のＤラッチ回路をラッチ解除する制
   御手段とを有することを特徴とするＤ型フリップフロッ
   プ半導体集積回路。