JPH056371B2 - - Google Patents
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- Publication number
- JPH056371B2 JPH056371B2 JP58178008A JP17800883A JPH056371B2 JP H056371 B2 JPH056371 B2 JP H056371B2 JP 58178008 A JP58178008 A JP 58178008A JP 17800883 A JP17800883 A JP 17800883A JP H056371 B2 JPH056371 B2 JP H056371B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- signal
- flip
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
本発明はCMOS回路で構成されたフリツプ・
フロツプのような論理回路に関し、特にデータラ
ツチ用クロツクに対してセツト又はリセツト等の
非同期強制入力信号の優先が保証されるようにさ
れた論理回路に関する。
フロツプのような論理回路に関し、特にデータラ
ツチ用クロツクに対してセツト又はリセツト等の
非同期強制入力信号の優先が保証されるようにさ
れた論理回路に関する。
従来のCMOS（相補型MOS）論理回路のフリツ
プ・フロツプは、例えば、第１図ａのようにフリ
ツプ・フロツプ回路内で論理的にセツト又はリセ
ツト機能をクロツク入力に対し保証するタイプ
と、第１図ｂの様にトランスフアゲート３を用い
て回路を簡略化したタイプとがある。第１図ａの
回路は素子数が多いため大規模集積回路には適し
ていない。一方、第１図ｂの回路は素子数が少な
く大規模集積回路には適しているが、レベルトリ
ガのためセツト又はリセツト信号をクロツク信号
と同期させて排反を保証しなければ、セツト又は
リセツト時に図中i1又はi2の様な貫通電流が流れ
る経路が形成されて、ノードの電位が不安定に
なり、フリツプ・フロツプの正常な論理動作が期
待できない。また貫通電流i1，i2が流れ続けると
素子の信頼性にも影響が出てくる。一方、セツ
ト・リセツト信号をクロツク信号に同期させて排
反を保証しようとすると、そのための論理設計が
煩雑になりかつ全体の性能が悪くなるという不具
合が生じる。
プ・フロツプは、例えば、第１図ａのようにフリ
ツプ・フロツプ回路内で論理的にセツト又はリセ
ツト機能をクロツク入力に対し保証するタイプ
と、第１図ｂの様にトランスフアゲート３を用い
て回路を簡略化したタイプとがある。第１図ａの
回路は素子数が多いため大規模集積回路には適し
ていない。一方、第１図ｂの回路は素子数が少な
く大規模集積回路には適しているが、レベルトリ
ガのためセツト又はリセツト信号をクロツク信号
と同期させて排反を保証しなければ、セツト又は
リセツト時に図中i1又はi2の様な貫通電流が流れ
る経路が形成されて、ノードの電位が不安定に
なり、フリツプ・フロツプの正常な論理動作が期
待できない。また貫通電流i1，i2が流れ続けると
素子の信頼性にも影響が出てくる。一方、セツ
ト・リセツト信号をクロツク信号に同期させて排
反を保証しようとすると、そのための論理設計が
煩雑になりかつ全体の性能が悪くなるという不具
合が生じる。
本発明は、第１図ｂのようなトランスフアゲー
トを用いた論理回路において貫通電流i1又はi2を
防止できるようにした回路を提供し、トランスフ
アゲートを用いたフリツプ・フロツプのセツト又
はリセツト信号をクロツク信号に対して優先保証
することを目的とする。
トを用いた論理回路において貫通電流i1又はi2を
防止できるようにした回路を提供し、トランスフ
アゲートを用いたフリツプ・フロツプのセツト又
はリセツト信号をクロツク信号に対して優先保証
することを目的とする。
ところで、第１図ｂの回路構成にあつては、貫
通電流i1及びi2を防止できれば、回路素子数が少
なく、大規模集積回路に適したフリツプ・フロツ
プになるという利点がある。一方、貫通電流i1，
i2はセツト（リセツト）信号とクロツク信号が同
時に印加されかつデータ信号が“Ｌ”（“Ｈ”）レ
ベルの場合に発生する。従つて、貫通電流i1，i2
を防止するには、セツト（リセツト）信号によつ
て貫通電流の流れる経路を切断するようなスイツ
チを設けてやれば良い。
通電流i1及びi2を防止できれば、回路素子数が少
なく、大規模集積回路に適したフリツプ・フロツ
プになるという利点がある。一方、貫通電流i1，
i2はセツト（リセツト）信号とクロツク信号が同
時に印加されかつデータ信号が“Ｌ”（“Ｈ”）レ
ベルの場合に発生する。従つて、貫通電流i1，i2
を防止するには、セツト（リセツト）信号によつ
て貫通電流の流れる経路を切断するようなスイツ
チを設けてやれば良い。
本発明は、このような着眼点よりなされたもの
である。
である。
以下、本発明の一実施例を第２図に基づいて説
明する。
明する。
第１図ｂの回路において流される貫通電流i1，
i2を防止するために、この実施例では、セツト用
のＮチヤンネル型MOSトランジスタTr1およびリ
セツト用のＰチヤンネル型MOSトランジスタTr3
とペアに、Ｐ型のスイツチMOSトランジスタTr2
およびＮ型のスイツチMOSトランジスタTr4がそ
れぞれ設けられている。このMOSトランジスタ
Tr2およびTr4は、それぞれデータ入力用MOSト
ランジスタ４および５と電源電圧VDDまたは接地
電位との間に直列接続されている。そして、この
MOSトランジスタTr2およびTr4は、セツト信号
とリセツト信号により、上記MOSトランジスタ
Tr1，Tr3と相補的にオン、オフされるようにさ
れている。
i2を防止するために、この実施例では、セツト用
のＮチヤンネル型MOSトランジスタTr1およびリ
セツト用のＰチヤンネル型MOSトランジスタTr3
とペアに、Ｐ型のスイツチMOSトランジスタTr2
およびＮ型のスイツチMOSトランジスタTr4がそ
れぞれ設けられている。このMOSトランジスタ
Tr2およびTr4は、それぞれデータ入力用MOSト
ランジスタ４および５と電源電圧VDDまたは接地
電位との間に直列接続されている。そして、この
MOSトランジスタTr2およびTr4は、セツト信号
とリセツト信号により、上記MOSトランジスタ
Tr1，Tr3と相補的にオン、オフされるようにさ
れている。
そのため、第１図ｂの回路で貫通電流i1，i2が
流されていた経路が、スイツチMOSトランジス
タTr2，Tr4によつて切断されるようになる。こ
れによつて、本実施例の回路では貫通電流が防止
され、クロツク信号の状態にかかわらず、ノード
′は安定に“Ｌ”レベルまたは“Ｈ”レベルに
なり、セツトおよびリセツト動作が保証される。
流されていた経路が、スイツチMOSトランジス
タTr2，Tr4によつて切断されるようになる。こ
れによつて、本実施例の回路では貫通電流が防止
され、クロツク信号の状態にかかわらず、ノード
′は安定に“Ｌ”レベルまたは“Ｈ”レベルに
なり、セツトおよびリセツト動作が保証される。
なお、通常のデータ入力の場合には、セツト信
号が“Ｌ”レベルにされ、リセツト信号が“Ｈ”
レベルにされるため、MOSトランジスタTr2およ
びTr4はオン状態にされる。これによつて、デー
タ入力用のトランジスタ４および５は、電源と接
地にそれぞれ接続されるのでデータ入力の際問題
はない。このように、トランジスタTr2および
Tr4を追加することにより、セツト信号およびリ
セツト信号をクロツク信号に対して優先保証する
ことができる。
号が“Ｌ”レベルにされ、リセツト信号が“Ｈ”
レベルにされるため、MOSトランジスタTr2およ
びTr4はオン状態にされる。これによつて、デー
タ入力用のトランジスタ４および５は、電源と接
地にそれぞれ接続されるのでデータ入力の際問題
はない。このように、トランジスタTr2および
Tr4を追加することにより、セツト信号およびリ
セツト信号をクロツク信号に対して優先保証する
ことができる。
なお、図において、１ａ〜１ｃはMOSインバ
ータ、２はラツチ帰還用CMOSインバータであ
る。
ータ、２はラツチ帰還用CMOSインバータであ
る。
以上説明したように本発明によれば、第１図ｂ
の回路で流れている貫通電流i1，i2を防止できる
ので、フリツプ・フロツプの回路動作を安定に保
証できる。よつてフリツプ・フロツプの入力信号
であるセツト信号やリセツト信号のクロツク信号
に対する優先保証がフリツプ・フロツプの回路内
で行なえる。また、セツト、リセツトが優先保証
されるためクロツク信号に対してセツト信号およ
びリセツト信号が非同期に取り扱えるようにな
り、論理設計が容易に行なえるようになる。さら
に、第１図の回路と同等の論理機能を持つ本発明
のフリツプ・フロツプは、第１図ａと比べて素子
数が圧倒的に少ないため、回路占有面積が小さく
高集積論理回路に適しているという利点を有して
いる。
の回路で流れている貫通電流i1，i2を防止できる
ので、フリツプ・フロツプの回路動作を安定に保
証できる。よつてフリツプ・フロツプの入力信号
であるセツト信号やリセツト信号のクロツク信号
に対する優先保証がフリツプ・フロツプの回路内
で行なえる。また、セツト、リセツトが優先保証
されるためクロツク信号に対してセツト信号およ
びリセツト信号が非同期に取り扱えるようにな
り、論理設計が容易に行なえるようになる。さら
に、第１図の回路と同等の論理機能を持つ本発明
のフリツプ・フロツプは、第１図ａと比べて素子
数が圧倒的に少ないため、回路占有面積が小さく
高集積論理回路に適しているという利点を有して
いる。
なお、前記実施例では一例としてＤフリツプ・
フロツプについて説明したが、本発明は他のタイ
プのフリツプ・フロツプやフリツプ・フロツプ以
外の論理回路にも適用できるものである。
フロツプについて説明したが、本発明は他のタイ
プのフリツプ・フロツプやフリツプ・フロツプ以
外の論理回路にも適用できるものである。
第１図ａは従来のフリツプ・フロツプの論理回
路の一例を示す回路図、第１図ｂはトランスフア
ゲートを使用して簡略化したフリツプ・フロツプ
の一例を示す回路図、第２図は本発明に係る論理
回路の一実施例としてのフリツプ・フロツプを示
す回路である。 Tr1……セツト用MOSトランジスタ、Tr2……
スイツチMOSトランジスタ、Tr3……リセツト用
MOSトランジスタ、Tr4……スイツチMOSトラ
ンジスタ、３……トランスフアゲート、４，５…
…データ入力用MOSトランジスタ。
路の一例を示す回路図、第１図ｂはトランスフア
ゲートを使用して簡略化したフリツプ・フロツプ
の一例を示す回路図、第２図は本発明に係る論理
回路の一実施例としてのフリツプ・フロツプを示
す回路である。 Tr1……セツト用MOSトランジスタ、Tr2……
スイツチMOSトランジスタ、Tr3……リセツト用
MOSトランジスタ、Tr4……スイツチMOSトラ
ンジスタ、３……トランスフアゲート、４，５…
…データ入力用MOSトランジスタ。
Claims (1)
- １ 入力データを受け、第1Nチヤンネル型
MOSFETと第1Pチヤンネル型MOSFETからな
るCMOSインバータ回路と、クロツク信号を受
けて上記CMOSインバータ回路の出力信号を伝
達するCMOSスイツチ回路と、上記CMOSスイ
ツチ回路を通した入力データを保持するラツチ回
路とを備えた論理回路において、上記ラツチ回路
の入力保持レベルを第１制御信号に従つて強制的
にハイレベルに設定する第2Pチヤンネル型
MOSFET及び上記第１制御信号を受け上記第1N
チヤンネル型MOSFETに直列形態に接続された
第3Nチヤンネル型MOSFET、又はラツチ回路の
入力保持レベルを第２制御信号に従つて強制的に
ロウレベルに設定する第2Nチヤンネル型
MOSFET及び上記第２制御信号を受け上記第1P
チヤンネル型MOSFETに直列形態に接続された
第3Pチヤンネル型MOSFETを付加したことを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178008A JPS6070817A (ja) | 1983-09-28 | 1983-09-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178008A JPS6070817A (ja) | 1983-09-28 | 1983-09-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070817A JPS6070817A (ja) | 1985-04-22 |
| JPH056371B2 true JPH056371B2 (ja) | 1993-01-26 |
Family
ID=16040941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178008A Granted JPS6070817A (ja) | 1983-09-28 | 1983-09-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070817A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103511A (ja) * | 1986-10-21 | 1988-05-09 | Oki Electric Ind Co Ltd | フリツプフロツプ回路 |
| JPS63240206A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | フリツプフロツプ回路 |
| JPH0691426B2 (ja) * | 1987-07-20 | 1994-11-14 | シャープ株式会社 | 論理回路装置 |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
| JP2739809B2 (ja) * | 1993-07-30 | 1998-04-15 | 日本電気株式会社 | 半導体集積回路 |
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871717A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-09-28 JP JP58178008A patent/JPS6070817A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070817A (ja) | 1985-04-22 |
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