JPH02288929A - 共有メモリアクセス調整制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ビット数の異なるＣＰＵの共有メモリに対す
るアクセスの競合を回避するために各ＣＰＵのアクセス
の可否を調停する共有メモリのアクセス調整制御方法に
関する。

〈従来の技術〉 最近、ビット数の異なる２つのＣＰＵがデュアルポート
ＲＡＭによる共有メモリをアクセスする方法が行われて
いる。このような共有メモリに対し２つのＣＰＵ、例え
ば一方が８ビツトで他方か１６ビツトのＣＰＵの場合、
共有メモリに対するメモリ空間は第３図に示す例のよう
に設定されている。

即ち、共有メモリの同じメモリ空間を、例えば、８ビツ
トＣＰＵでは１００Ｈ１ＩＯＩＩ（番地というように８
ビツト（１バイト）単位に設定し、１６ビツトＣＰＵで
は１０００　ｆ−（，１００１Ｈ番地というように１６
ビツト（１ワード）単位に設定している。このような同
じメモリ空間を読出しくリ−１・）する場合、８ビツト
ＣＰＵは、１００Ｉ−Ｔ番地をリードすると下位データ
０６５Ｈを得、１０１Ｈ番地をリートすると上位データ
０８７Ｈを得、この２回のアクセスでデータ０８７６５
　Ｈを得ることができる。これに対し、１６ビツトＣｐ
ｕは、１ワ一ド単位に１００ＩＨ番地を１回でリードし
、データ０８７６５Ｈを得ることかできく発明か解決し
ようとする課題７〉 しかるに、共有メモリに対してどちらかのＣＰＵがアク
セスをしている場合は問題がないが、第４図に示した例
のように、あるタイミンク′で共有メモリの同じメモリ
空間に双方のＣＰ　Ｕがアクセスした場合に問題が発生
する。

具体的には、８ピッｌ−ＣＰ　Ｕが１００Ｈ番地をリー
ドした後に１６ビツｌ−ＣＰ　Ｕが同じメモリ空間の１
００１．　Ｉ（番地にアクセスしデータｏ１２３４Ｈを
書き込むと、１０１　Ｉ（番地のデータが書き換えられ
、８ビツトＣＰ　Ｕか本来得られる０８７６５Ｈが０１
２６５　Ｉ（となり、８ビツトＣＰＵは誤ったデータを
得ることになる。

即ち、このように１バイトアクセスのＣｌ）　Ｕと１ワ
ードアクセスのＣＰＵが共有メモリ上でそのアドレスを
競合させ、１バイトアクセスのＣＰ　Ｕが１アクセスし
、■ワードアクセスＣＰＵが１アクセスした場合、■ワ
ードデータの上位バイトデタが不定のままアクセスされ
ることになり、正確な１ワードデータを転送することが
できないという不具合が生じることになる。

く課題を解決するための手段及び作用〉上記課題を解決
するため、あるビット数の第１ＣＰＵに共有メモリのア
クセスの可否を知らせる第１アクセス可否報知手段と、
第１．　ＣＰ　Ｕとは異なるビット数の第２ＣＰＵに共
有メモリのアクセス可否を知らせる第２アクセス可否報
知手段と、第１及び第２の両ＣＰＵのプログラム命令を
第１及び第２の画策２アクセス可否報知手段にクロック
入力するだめのクロック供給手段とを設は且つ、第１及
び第２の両アクセス可否報知手段のそれぞれの出力を第
１及び第２の両ＣＰＵのデータバスのそれぞれに接続す
ることにより共有メモリ調整回路を構成し、そして第１
及び第２の両ＣＰＵが共有メモリに対しアクセスを実行
しようとする時、この両ＣＰＵが、それぞれのプログラ
ム命令により共有メモリ調整回路にアクセスの要求をす
ると共にアクセスの可否を問い、第１及び第２の両アク
セス司占報知手段の出力状態をデータ値とじて取り込み
、このデータ値により共有メモリのアクセスの可否を判
断し、アクセス町と判断したＣ■〕Ｕが共有メモリをア
クセスするようにした。そしてさらに１、共有メモリア
クセス調整回路のクロックを第１及び第２の両ＣＰＵの
プログラム命令による信号を入ツＪするために各ＣＰＵ
の基本クロックより周波数の高いクロックとし、第１ア
クセス可否報知手段のクロック入力と第２アクセス可否
報知手段のクロック入力との位相をずらして入ノＪする
ように構成した。

より具体的には、第１アクセス可否報知手段の入力条件
として第２アクセス可否報知手段の出力を、また第２ア
クセス可否報知手段の入力条件として第１アクセス可否
報知手段の出力をそれぞれ条件としている。

このため、第１ＣＰＵか共有メモリをアクセス中に、第
２ＣＰＵが共有メモリをアクセスしようとして第２アク
セス可否報知手段に対しプログラム命令によりアクセス
をかけても、第１ｃＰＵが共有メモリをアクセス中であ
るため第１アクセス可否報知手段の出力が反転しており
、第２アクセス可否報知手段の出力は反転しないでリセ
ット時の論理のままである。したがって、第２アクセス
可否報知手段の正転出力は第２ＣＰＵのデータバスに論
理“Ｈ”を出力する。そして、これにより第２ＣＰＵは
、任意のビットを論理“Ｈ”として、例えばデータ値Ｆ
ＦＨ（データバスのどの信号線に接続されてもＦＦＨ）
を取り込み、共有メモリのアクセスの不可を知る。

第１ＣＰＵは、共有メモリのアクセスが終了すると、第
１アクセス可否報知手段をリセットして他の動作に移る
。この状態において、他の所定の動作をしながら随時、
第２ＣＰＵが共有メモリをアクセスしようとして第２ア
クセス可否報知手段にプログラム命令によりアクセスを
かけると、今度は第１アクセス可否報知手段の出力を入
力条件としている第２アクセス可否報知手段の出力が第
２ＣＰＵのプログラム命令により反転する。このため第
２アクセス可否報知手段の反転出力は第２ＣＰＵのデー
タバスに論理“Ｌ”を出力する。そして、これにより第
２ＣＰＵは、任意のビットを論理“Ｌ”としたデータ値
、例えばデータバスのり、信号線に接続されている場合
は、例えばデータ値ＦＥＨを取り込み、共有メモリのア
クセスの可を知る。

共有メモリへのアクセスし終了した第２ＣＰＵは、第１
ＣＰＵと同様に、第２アクセス可否報知手段をリセット
として他の動作に移る。

以上述べてきたことは両ＣＰＵの条件を逆にしても全く
同じである。

次に、第１及び第２の両アクセス可否報知手段がリセッ
ト中に各ＣＰＵが各アクセス可否報知手段にアクセスを
同時にかける場合であるが、この場合には、第１及び第
２の両アクセス可否報知手段のクロック入力が位相を反
転させて入力されているため、どちらかのアクセス可否
報知手段の出力が先に確定固定され、両アクセス可否報
知手段が同時に出力を反転することがなく、必ず一方の
ＣＰＵだけが共有メモリをアクセス可能となる。

く実　施　例〉 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の一実施例に用いる回路の回路図である
。

この第１図から分かるように、第１ＣＰＵＩ、即ち１バ
イトアクセスの８ビツトＣＰＵ１と第２ＣＰＵ２、即ち
１ワードアクセスの１６ビツトＣＰＵ２とは、デュアル
ポートＲＡＭである共有メモリ３にそれぞれアドレス・
データバス１ａ１２ａで接続されており、共有メモリ３
をアクセスするようにされている。

両ＣＰＵＩ、２の共有メモリ３に対するアクセスの可否
を調整する調整回路５は、第１ＣＰＵＩにより制御され
第１ＣＰＵ１に共有メモリ３のアクセスの可否を知らせ
る「第１アクセス可否報知手段」としてのフリップフロ
ップ１１と、第２０ＰＵ２により制御され第２ＣＰＵ２
に共有メモリ３のアクセスの可否を知らせる「第２アク
セス可否報知手段」としての第２フリツプフロツプ１２
と、その周辺回路とより構成されている。

具体的には、第１フリツプフロツプ１１の入力端子（Ｊ
）はＮＯＲゲート回路１３の出力に接続され、他の入力
端子（Ｋ）は接地されている。そして、ＮＯＲゲート１
３の二つの入力は、それぞれ、第２フリツプフロツプ１
２の正転出力端子（Ｑ）からの出力と第１ＣＰＵ１のプ
ログラム命令でデコーダ回路４ａから出力される信号線
ＩＮｌとに接続され、また第１フリツプフロツプ１１の
リセット端子（ＣＬ　Ｒ）はデコーダ回路４ａから出力
される信号線○ＵＴＩに接続されており、第１フリツプ
フロツプ１１は第１ＣＰＵＩのプログラム命令によりリ
セットされるようになっている。そしてさらに、第１フ
リツプフロツプ１１の反転出力端子（互）は、信号線Ｉ
ＮＬの信号によりゲートが開けられ出力が得られる非反
転出力の出力制御付３ステートバツフア１５の入力に接
続され、３ステートバツフア１５の出力は第１ＣＰＵ１
のアドレス・データバス１ａのデータバスの信号線の一
つであるり。信号線に接続されている。

同様に、第２フリツプフロツプ１２の入力端子（Ｊ　）
はＮＯＲゲート回路１４の出ノＪに接続され、他の入力
端子（Ｋ）は接地されている。そして、ＮＯＲゲート１
４の二つの入力は、それぞれ、第１フリツプフロツプ１
■の正転出力端子（Ｑ）からの出力と第２ＣＰＵ２のプ
ログラム命令でデコーダ回路４ｂから出ノＪされる信号
線ＩＮ２とに接続され、また第２フリツプフロツプ１２
のリセット端子（ＣＬＲ）はデコーダ回路４ｂから出力
される信号線０ＵＴ２に接続されており、第２フリツプ
フロツプ１２は第２ＣＰＵ２のプログラム命令によりリ
セットされるようになっている。そしてさらに、第２フ
リツプフロツプ１２の反転出力端子（Ｑ）は信号線ＩＮ
２の信号によりゲートが開けられ出力が得られる非反転
出力の出力制御付３ステートバツフア１６の入力に接続
され、３ステートバッファ１６の出力は第２ＣＰＵ２の
アドレス・データバス２ａのデータバスの信号線の一つ
であるり。信号線に接続されている。

また、発振器１７は、Ｎ　ＯＲゲート１３．１４の出力
、特に第１ＣＰＵＩと第２ＣＰＵ２よりのプログラム命
令を伝える信嬬線ＩＮＩ、ＩＮ２の信号に応答するため
、第］、　ＣＰ　Ｕ　ｌと第２ＣＰＵ２の基本クロック
Ｘ１、Ｘ２より周波数の高い発振器とされている。

そして、この発振器１７の出力は、第１フリツプフロツ
プ１１のクロック入力端子（ｉ”　）に入力され、イン
バータ回路１８で反転されて第２フリツプフロツプ■２
のクロック入力端子（ｉ”　）に入力されている。これ
は第１ＣＰＵＩと第２　ＣＰ　Ｕ２が同時に第１フリツ
プフロツプ１１と第２フリツプフロツプ１２に制御をか
けた場合の各フリップフロップの同時動作を回避するた
めである。

次に、両ＣＰＵ１．２が共有メモリ３に対しアクセスを
実行する場合の調整と制御力法について述べる。

第１フリツプフロツプ１１と第２フリツプフロツプ１２
とは、イニシャル時、第］、　ＣＰ　Ｕ　］と第２ＣＰ
Ｕ２の所定のプログラム命令によりリセットされ、その
正転出力Ｑと反転出力Ｑはそれぞれ論理゛′■７”と゛
′Ｈパになっている。ここで、第１ＣＰＵ１が共有メモ
リ３のアクセスを実行したい場合、第１ＣＰＵＩは、共
有メモリ調整制御回路５に問い合わせて第１フリツプフ
ロツプ１１の出力の状態をデータ値として取り込み、そ
れにより共有メモリ３のアクセスの可否を知り、アクセ
ス可と判断したとき共有メモリ３をアクセスする。

詳細には、第＋−ＣＰ　Ｕ　１がプログラム命令〔１Ｎ
　　０ＡＩ（）ｌなる命令を発生させると、デコーダ回
路４ａより信号線ＩＮＩに論理”Ｌ”が出力され、２人
力のＮ　ＯＲゲート１３の一方に入力される。

ここで、ＮＯＲゲート１３の他方の入力線は第２フリツ
プフロツプ１２の正転出力Ｑに接続されており、第２フ
リツプフロツプ１２がリセットされているので、第２フ
リツプフロツプ１２の正転出力Ｑは論理“Ｌ”である。

そして、この論理″■７”状態のときはＮ　ＯＲケト１
３のゲートが開けられ、これによりニーつの人力が論理
“Ｌ”となり、したがってＮＯＲゲート１３の出力は、
論理”ＩＩ”となって、第１フリツプフロツプ１１の入
力端子、Ｊに入力される。

この結果、第１フリツプフロツプ１１の入力端子Ｊ、、
には論理“Ｈ”、“Ｌ”となり、この論理″■］”、■
、”が、発振器１７から第１フリツプフロツプ１１のク
ロック人力Ｔに供給されるクロックＣＬＫ、１の立下が
りエツジにより、確定し、第１フリツプフロツプ１１の
正転出力Ｑは論理“Ｌ”から論理“Ｈ“°に変わる。と
同時に、第１フリツプフロツプ１１の反転出力Ｑが論理
″”ＴＩ”から論理“Ｌ”に変わる。

ここで、反転出力Ｑは非反転出力の出力制御イー、］３
ステートバッファ１５に接続され、その出力は第１　Ｃ
ＰＵ１のアドレス・データバスのデータ）＜ス線り。に
接続されているので、前述の信号線ＩＮ１の論理″′Ｌ
”により３ステートバツフア１５の出力制御が解除され
、出力に論理″■７”が出力される。

そして、第１ＣＰＵＩは、データバス上のり。

が論理”Ｌ’“になったことにより、これを例えばデー
タ値Ｆ　Ｅ　Ｈとして取り込み、共有メモリ３のアクセ
ス可を知る。

第１ＣＰＵＩが共有メモリ３に対しアクセス中は、第１
フリツプフロツプ１１の出ノＥＱ、Ｑはそれぞれ論理“
Ｈ”、“Ｌ″のままである。

共有メモリ３へのアクセスを終了すると、第１ＣＰＵＩ
はプログラム命令［：ＯＵＴ　　ＩＡＨ）なる命令を発
生させ、これによりデコーダ回路４ａより信号線０ＵＴ
１に論理“Ｌ”が発生する。すると、信号線０ＵＴＩが
第１フリツプフロツプ１１のリセット端子ＣＬＲに接続
されているので、第１フリツプフロツプ１１は強制的に
リセットされ、その出力Ｑ、Ｑは問い合わせ待ちの論理
“Ｌ”、“Ｈ′になる。そしてその後、第１　ＣＰＵ１
は所定の実行動作に移る。

第１ＣＰＵＩが共有メモリ３に対しアクセス中、即ち第
１フリツプフロツプ１１の出力Ｑ、Ｑが論理”Ｈ”、“
Ｌ”状態のとき、第２ＣＰＵ２が共有メモリ３ヘアクセ
スする必要が発生すると、第２ＣＰＵ２は同じく共有メ
モリアクセス調整回路５の第２フリツプフロツプ１２に
アクセスの可否を問いかけ、第２フリツプフロツプ１２
の出力の状態をデータ値として取り込み、それにより共
有メモリ３のアクセスの可否を知り、アクセス可と判断
したとき共有メモリ３をアクセスする。

詳細には、第２ＣＰＵ２がプログラム命令〔ＩＮ　　０
ＢＨ）なる命令を発生させると、デコーダ回路４ｂより
ＩＮ２の信号線に論理“Ｌ”が出力され、２人力のＮＯ
Ｒゲート１４の一方に入力される。

ここで、ＮＯＲゲー１−１４の他方の入力線が第１フリ
ツプフロツプ１１の正転出力Ｑに接続されており、第１
ＣＰＵ１が共有メモリ３をアクセス中なので第１フリツ
プフロツプ１１の正転出力Ｑは論理“Ｈ”である。した
がって、ＮＯＲゲート１４はこれによりゲートが閉じら
れ、ＮＯＲゲート１４の出力は論理“Ｌ”となる。

そして、この論理“Ｌ”出力が第１フリツプフロツプ１
１の入力端子Ｊに入力され、その結果、第１フリツプフ
ロツプ１１の入力端子Ｊ、には論理“Ｌ”、”Ｌ”とな
り、この論理“Ｌ”、Ｌ”は、発振器■７からインバー
タ回路１８により反転されて第２フリツプフロツプ１２
のクロック人力Ｔに供給されるクロックＣＬＫ２の立下
がりエツジにより、確定するが、第２フリツプフロツプ
１２の出力は前の状態と変わらず、正転出力Ｑの論理は
前の状態の″Ｌ”である。同時に反転比ツノ◇の論理も
変わらず“Ｈ”である。

ここで、反転比力負は非反転出力の出力制御付３ステー
トバツフア１Ｇに接続され、その出力は第２ＣＰＵ２の
アドレス・データバスのデータバス線り。に接続されて
いるので、前述の信号線１Ｎ２の論理”Ｌ”により３ス
テートバツフア１６の出力制御が解除され、出力に論理
“Ｈ”が出力される。

そして、第２ＣＰＵ２はデータバス上のり。が論理ＩＩ
　ＨＩ＋になったことにより、これを例えばデータ値Ｆ
　Ｆ　Ｈとして取り込み、共有メモリ３のアクセスの不
可を知る。

第１ＣＰＵＩが共有メモリ３に対しアクセス中であるこ
とを知った第２ＣＰＵ２は、他の所定の動作をしながら
随時共有メモリアクセス調整回路５に問い合わせ、アク
セス可を知るまでこれを繰り返す。その後は前述のごと
く第１ＣＰＵ１と同じ動作を行い終了する。

以上の説明では第ｔｃｐｕｔが共有メモリ３に対しアク
セス中である場合における第２ＣＰＵ２の制御を例に採
ったが、第１ＣＰＵＩと第２ＣＰＵ２の状態が逆の場合
も全く同様であり、共有メモリ３へのアクセス可のとき
はデータ値ＦＥＨ、アクセス不可のときはデータ値Ｆ　
Ｆ　Ｈとしてアクセス可否を知る。

次いで、第１ＣＰＵＩと第２ＣＰＵ２か共有メモリアク
セス調整回路５の第１フリツプフロツプ１１と第２フリ
ツプフロツプ１２とに同時に問い合わせた場合について
説明する。

第２図は共有メモリアクセス調整回路５における第１フ
リツプフロツプ１１と第２フリツプフロツプ１２の同時
動作の回避を説明するためのタイムチャートである。こ
の図における信号名は第１図と同様である。この第２図
から分かるように、クロックＣＬＫ１とＣＬ　Ｋ　２は
、位相かずれており、信号波形がそれぞれ反転している
。

両ＣＰＵ１．２が共有メモリアクセス調整回路５を同時
にアクセスする場合は、クロックＣＬＫ１について見る
と、ＣＬＫｌの立上がりのエツジの部分を含む論理“Ｈ
”の部分（第２図のＡ）と立下がりのエツジの部分を含
む論理“１．”の部分（第２図のＢ）の信号線ＩＮＩと
ＩＮ２が同時に論理”Ｌ”になる場合である。

第２図における■はＡの部分で信号線ＩＮＩと信号線Ｉ
Ｎ２とが同時に論理″■７”になった場合の同時動作の
回避のタイムチャー１・である。Ａの部分にＩＮＩとＩ
Ｎ２とが同時に論理“Ｌ″である状態か発生すると、第
１及び第２の両フリップフロップ１１．１２はいずれも
リセッＩ・されているので、両ＮＯＲゲート１３．１４
はいずれもゲートか開いており、それぞれの出力はいず
れも論理“Ｈ″になり、両フリップフロップ１１．１２
はクロックＣＬ　Ｋ　１とＣＴ、、　Ｋ　２の入力待ち
となる。

しかしＣＬＫｌの立下がりエツジが時間的に先になるの
で、この立下がりエツジにより第１フリツプフロツプ１
１の出力（Ｑ）は論理“１−■“になる。これによりＮ
ＯＲゲート１４はゲートが閉じられてその出力は論理“
Ｌ”に戻り、続＜、ＣＩ、Ｋ２の立下がりエツジが来て
も第２フリツプフロツプ１２の出力は論理″■７”のま
まで出力は変わらない。したがってこの場合、第１　Ｃ
Ｐ　Ｕ　１は共有メモリ３のアクセス可と判断し、他方
箱２ＣＰＵ２はアクセス不可と判断し、両者が同時にア
クセス可となることはない。

第２図における■は■３の部分で（Ｕ帰線ＩＮＩとＩＮ
２が同時に論理″Ｌ“になった場合の同時動作の回避の
タイムチャー１・である。この場合はへの部分での動作
とほぼ同じであるが異なるのはクロックＣＬ　Ｋ　２の
立下がりが時間的に先になることである。このため今度
は第２フリツプフロツプ１２の出力（Ｑ）は論理“′Ｈ
”になる。そして、これによりＮＯＲゲー１へ１３はゲ
ートが閉じられてその出力は論理“■７”に戻り、続＜
　ＣＬ　Ｋ　Ｉの立下がりエツジが来ても第１フリツプ
フロツプ１１の出力は論理”Ｌ”のままで出力は変わら
ない。

したがってこの場合、第２ＣＰＵ２は共有メモリ３のア
クセス可と判断し、第１ＣＰＵＩはアクセス不可と判断
し、両者が同時にアクセス可となることはない。

以上のようにして第１ＣＰＵＩと第２ＣＰＵ２とが共有
メモリに対し同時にアクセスすることが回避される。

尚、以上の実施例では、第１ＣＰＵ１が８ピッ１−ＣＰ
Ｕ、第２ＣＰＵ２が１６ビツトＣＰＵであったが、この
発明がその他のビット数のＣＰＵに対しても適用できる
ことは言うまでもない。また、この実施例では、第１フ
リツプフロツプ１１と第２フリツプフロツプ１２の出力
を各ＣＰＵのデータバスのり。信号線に接続したか、デ
ータバスの他の信号線に接続できることも勿論である。

さらに、共有メモリアクセス調整回路５を構成する各回
路素子を同等の機能を持つ他の回路素子に置き換えても
実施できる。

〈発明の効果〉 このように、本発明に係る共有メモリアクセス調整制御
方法によれば、第１及び第２の両アクセス可否報知手段
を含む簡単な回路構成の共有メモリアクセス調整回路を
設け、異なるビ・ソト数を有する第１及び第２の両ＣＰ
Ｕが共有メモリのアクセスを実行しようとする時、この
両ＣＰＵが、それぞれのプログラム命令により共有メモ
リ調整回路に対しアクセスを行い、第１及び第２の両ア
クセス可否報知手段の出力状態をデータ値として取り込
み、このデータ値により共有メモリのアクセスの可否を
判断し、アクセス可と判断したＣ　））　Ｕが共有メモ
リをアクセスできるようにし、両ＣＩ）Ｕが共有メモリ
に対し同時にアクセスすることを回避するようにしてい
るので、」二連した従来技術における正確なデータの転
送ができなくなるという不具合が解消されるとい・う効
果があり、また共有メモリへのアクセスが不可となった
ＣＰＵはシステムの他のモジュールへアクセスすること
かできＣＰＵの処理効率を向−１−することができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に用いる回路の回路図、第２図
は共有メモリアクセス調整回路における第１フリツプフ
ロツプと第２フリツプフロツプの同時動作の回避を説明
するためのタイムチャート図、 第３図は一方が１バイト（８ビツト）アクセスのＣＰＵ
で他方が１ワード（１６ビツト）アクセスのＣＰＵの場
合における共有メモリに対するメモリ空間の一例を示す
図、そして 第４図は１バイトアクセスのＣＰＵと１ワードアクセス
のＣＰＵが共有メモリ上でそのアドレスを競合させた場
合の一例を示す図である。 ■・−−−−−一第１ＣＰＵ Ｌ　ａ　、　　２　ａ　−−−−−−アドレス・データ
バス２−・°°“第２ＣＰＵ ３−−−−一共有メモリ ４ａ、４　ｂ−一一一一デコーダ回路 ５−−−−−共有メモリアクセス調整回路１１−−−一
第１フリップフロップ （第１アクセス可否報知手段） １２−−−−一一第２フリップフロップ（第２アクセス
可否報知手段） １３．１４−−−２人力ＮＯＲゲート １５．１６−−−−−−３ステートバッファ、１７−・
−・−・−発振器 １８・・・−インバータ回路。 吠 （ト） 、木１（、ｋ 廿 綜

Claims (2)

【特許請求の範囲】
1. （１）ビット数の異なる第１ＣＰＵと第２ＣＰＵとが共
   有メモリをアクセスする場合の共有メモリアクセス調整
   制御方法であって、 第１ＣＰＵへ共有メモリに対するアクセスの可否を知ら
   せる第１アクセス可否報知手段と、第２ＣＰＵへ共有メ
   モリに対するアクセス可否を知らせる第２アクセス可否
   報知手段と、第１及び第２の両ＣＰＵのプログラム命令
   を第１及び第２の両アクセス可否報知手段にクロック入
   力とするためのクロック供給手段とを備え、そして第１
   及び第２の両アクセス可否報知手段のそれぞれの出力が
   第１及び第２の両ＣＰＵそれぞれのデータバスに接続さ
   れた共有メモリ調整回路を用い、 第１及び第２の両ＣＰＵが共有メモリのアクセスを実行
   しようとする時、この両ＣＰＵが、それぞれのプログラ
   ム命令により共有メモリ調整回路に対しアクセスを行い
   、第１及び第２の両アクセス可否報知手段の出力状態を
   データ値として取り込み、このデータ値により共有メモ
   リのアクセスの可否を判断し、アクセス可と判断したＣ
   ＰＵが共有メモリをアクセスできるようにしたことを特
   徴とする共有メモリアクセス調整制御方法。
2. （２）共有メモリアクセス調整回路のクロックが第１及
   び第２の両ＣＰＵの基本クロックより周波数の高いクロ
   ックであり、第１アクセス可否報知手段のクロック入力
   と第２アクセス可否報知手段のクロック入力とは位相が
   ずらされて入力されることを特徴とする請求項（１）記
   載の共有メモリアクセス調整制御方法。