JPH0330899B2 - - Google Patents
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- JPH0330899B2 JPH0330899B2 JP59068651A JP6865184A JPH0330899B2 JP H0330899 B2 JPH0330899 B2 JP H0330899B2 JP 59068651 A JP59068651 A JP 59068651A JP 6865184 A JP6865184 A JP 6865184A JP H0330899 B2 JPH0330899 B2 JP H0330899B2
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- JP
- Japan
- Prior art keywords
- bus
- request signal
- data
- signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はCPUとメモリー装置および補助記憶
装置を含む電子機器に関する。
装置を含む電子機器に関する。
＜従来技術＞
主記憶装置（以下メモリーと言う）とフロツピ
ーデイスクやハードデイスクのような補助記憶装
置（以下デバイスと言う）との間でCPUの介在
なしでデータを直接授受するるイレクトメモリア
セスス（以下、DMAと略す。）は高速にデーの
授受が出来るため最近の電子機器では広く使用さ
れている。しかしDMAはメモリーとCPUを結ぶ
バスを使用して行なわれるため、DMAの行なわ
れている間、CPUのメモリーに対する処理動作
は中断される。したがつてDMAがバスを使用す
る時間は少ない程好ましい。最近16ビツトCPU
が一般化しメモリーおよびバスは16ビツトで構成
される。
ーデイスクやハードデイスクのような補助記憶装
置（以下デバイスと言う）との間でCPUの介在
なしでデータを直接授受するるイレクトメモリア
セスス（以下、DMAと略す。）は高速にデーの
授受が出来るため最近の電子機器では広く使用さ
れている。しかしDMAはメモリーとCPUを結ぶ
バスを使用して行なわれるため、DMAの行なわ
れている間、CPUのメモリーに対する処理動作
は中断される。したがつてDMAがバスを使用す
る時間は少ない程好ましい。最近16ビツトCPU
が一般化しメモリーおよびバスは16ビツトで構成
される。
一方デバイスの方は従来と同じ８ビツト長で構
成されるものが殆どである。そのため16ビツト長
（１ワード）のメモリーのデータを８ビツト長の
テバイスに書き込む場合は最初のDMAにより16
ビツト長のデータのうち上位８ビツト又は下位８
ビツト長のうち一方の８ビツトをデバイスに書き
込み、２回目のDMAにより他方の８ビツトをデ
バイスに書き込む。また逆にデバイスからの８ビ
ツト長のデータを16ビツト長のメモリーに書き込
む場合は最初のDMAでメモリーの上位又は下位
の８ビツト部分にのみ書込み、続いて２回目の
DMAで他方の８ビツト部分に書き込む。いずれ
にしても１ワードのデータの授受は２回のDMA
を必要とする。さらにDMAの各回毎にデバイス
とメモリーの16ビツトデータの上位８ビツトデー
タバスと下位８ビツトデータバスを交互に接続す
る回路も必要となり複雑化する。
成されるものが殆どである。そのため16ビツト長
（１ワード）のメモリーのデータを８ビツト長の
テバイスに書き込む場合は最初のDMAにより16
ビツト長のデータのうち上位８ビツト又は下位８
ビツト長のうち一方の８ビツトをデバイスに書き
込み、２回目のDMAにより他方の８ビツトをデ
バイスに書き込む。また逆にデバイスからの８ビ
ツト長のデータを16ビツト長のメモリーに書き込
む場合は最初のDMAでメモリーの上位又は下位
の８ビツト部分にのみ書込み、続いて２回目の
DMAで他方の８ビツト部分に書き込む。いずれ
にしても１ワードのデータの授受は２回のDMA
を必要とする。さらにDMAの各回毎にデバイス
とメモリーの16ビツトデータの上位８ビツトデー
タバスと下位８ビツトデータバスを交互に接続す
る回路も必要となり複雑化する。
＜目的＞
本発明は８ビツト長のデータを一時的にラツチ
する回路とDMAを行なう上で必要な信号を発生
する回路で構成されDMAを16ビツト単位で行な
うことでDMAに必要な時間を減少させ、DMA
によるCPUの処理中断時間を減少させてCPUの
処理速度の向上を図ることを目的とする。
する回路とDMAを行なう上で必要な信号を発生
する回路で構成されDMAを16ビツト単位で行な
うことでDMAに必要な時間を減少させ、DMA
によるCPUの処理中断時間を減少させてCPUの
処理速度の向上を図ることを目的とする。
＜発明の特徴＞
本発明のダイレクトメモリアクセス制御回路の
特徴は、例えば８ビツト長のデータをラツチする
回路とDMAを行なうために必要な信号を発生す
る回路で構成され例えば８ビツトデバイスとメモ
リ間のDMAを例えば16ビツト単位で行なうこと
である。
特徴は、例えば８ビツト長のデータをラツチする
回路とDMAを行なうために必要な信号を発生す
る回路で構成され例えば８ビツトデバイスとメモ
リ間のDMAを例えば16ビツト単位で行なうこと
である。
＜実施例＞
以下発明の詳細を説明する。
デバイス１はメモリー４とデータの授受を行な
うデバイスでそのデータライン２０は８ビツト幅
を持つラツチ１９と切換回路１８はいずれも双方
向性で、フリツプフロツプ（以下Ｆ／Ｆと略す）
５の出力Ｑ６が“１”のときでＩ／Ｏライト信号
７が“１”のときは切換回路１８は下位８ビツト
バス１２の内容をデータライン２０へ接続してお
り、Ｉ／Ｏライト信号が“０”に房る時、（第２
図のt1）ラツチ１９は上位８ビツトバス１１の内
容を内部にラツチする。ここでバス３０は上位ビ
ツトバス１１及び下位ビツトバス１２より構成さ
れる16ビツトバスである。このラツチされた内容
はＦ／Ｆ５の出力Ｑ６が“０”でＩ／Ｏライト信
号７が“１”の間ラツチバス２３に出力される
（第２図のt2）。一方Ｆ／Ｆ５の出力Ｑ６が“０”
のときにＩ／Ｏリード信号８が“１”になると
（第３図t3）切換回路１８はデータライン２０の
内容をラツチバス２３へ接続しており、Ｉ／Ｏリ
ード信号８が“０”に房る時（第３図のt4）ラツ
チバス２３の内容を内部にラツチする。このラツ
チされた内容はＦ／Ｆ５の出力Ｑ６が“１”の
時、Ｉ／Ｏリード信号８が“１”の間上位８ビツ
ト、バス１１に出力される（第３図のt5）。デバ
イス１からはDMAによるデータの授受を要求す
る２つの信号、すなわちデバイスリード要求信号
２７およびデバイスライト要求信号２６が出力さ
れており、これらの信号はオアゲード２でオアさ
れてＦ／Ｆ５のクロツク入力とアンドゲート１３
に接続されている。Ｆ／Ｆ５はデバイスリード要
求信号２７又はデバイスライト要求信号２６が発
生する毎に出力Ｑ６を反転させる。またＦ／Ｆ５
の出力Ｑ６はアンドゲート１３の一方の入力とし
て入り、その出力はDMAコントローラ（以下
DMACと略す）３に対するDMA要求信号９とな
つている。
うデバイスでそのデータライン２０は８ビツト幅
を持つラツチ１９と切換回路１８はいずれも双方
向性で、フリツプフロツプ（以下Ｆ／Ｆと略す）
５の出力Ｑ６が“１”のときでＩ／Ｏライト信号
７が“１”のときは切換回路１８は下位８ビツト
バス１２の内容をデータライン２０へ接続してお
り、Ｉ／Ｏライト信号が“０”に房る時、（第２
図のt1）ラツチ１９は上位８ビツトバス１１の内
容を内部にラツチする。ここでバス３０は上位ビ
ツトバス１１及び下位ビツトバス１２より構成さ
れる16ビツトバスである。このラツチされた内容
はＦ／Ｆ５の出力Ｑ６が“０”でＩ／Ｏライト信
号７が“１”の間ラツチバス２３に出力される
（第２図のt2）。一方Ｆ／Ｆ５の出力Ｑ６が“０”
のときにＩ／Ｏリード信号８が“１”になると
（第３図t3）切換回路１８はデータライン２０の
内容をラツチバス２３へ接続しており、Ｉ／Ｏリ
ード信号８が“０”に房る時（第３図のt4）ラツ
チバス２３の内容を内部にラツチする。このラツ
チされた内容はＦ／Ｆ５の出力Ｑ６が“１”の
時、Ｉ／Ｏリード信号８が“１”の間上位８ビツ
ト、バス１１に出力される（第３図のt5）。デバ
イス１からはDMAによるデータの授受を要求す
る２つの信号、すなわちデバイスリード要求信号
２７およびデバイスライト要求信号２６が出力さ
れており、これらの信号はオアゲード２でオアさ
れてＦ／Ｆ５のクロツク入力とアンドゲート１３
に接続されている。Ｆ／Ｆ５はデバイスリード要
求信号２７又はデバイスライト要求信号２６が発
生する毎に出力Ｑ６を反転させる。またＦ／Ｆ５
の出力Ｑ６はアンドゲート１３の一方の入力とし
て入り、その出力はDMAコントローラ（以下
DMACと略す）３に対するDMA要求信号９とな
つている。
DMAC３はDMA要求信号９が“１”となる
と、CPU１７へDMAを要求し、要求が認められ
ると、メモリー４のアドレツシグとメモリリード
信号２４又はメモリーライト信号２５を発生させ
る。
と、CPU１７へDMAを要求し、要求が認められ
ると、メモリー４のアドレツシグとメモリリード
信号２４又はメモリーライト信号２５を発生させ
る。
今デバイス１からメモー４へデータを転送する
場合を考える。始めにＦ／Ｆ５の出力Ｑ６は
“１”にセツトされていると仮定する。第４図の
ｔ６においてデバス１はデバイスリード要求信号
２７を“１”にしてデータを送りたい旨指示する
がこの時Ｆ／Ｆ５の出力Ｑ６はORゲート２を通
過したデバイスリード信号２７の立上りにより反
転“０”になるためDMAC３へのDMA要求信号
９はアンドゲート１３により“０”のままであり
DMAは行なわれない。代りにデバイスリード要
求２７はアンドゲート２８及びORゲート１４を
通過してＩ／Ｏリード信号８を“１”にしてデバ
イス１の保持しているデータ（上位８ビツトデー
タ）をデータライン２０に出力させる。さらにこ
のデータは切換回路１８を通り、ラツチバス２３
上に現われる。第４図のｔ７において、デバイス
リード要求信号２７は”０”に房るが、この立下
りでラツチバス２３上のデぞタはラツチ１９によ
りラツチされる。さらに一定時間の後第４図のｔ
８にてデバイス１は次のデータ読出しを要求する
ためデバイスリード要求信号２７を再び“１”に
する。今度はＦ／Ｆの出力Ｑ６は“０”から
“１”に反転するため、デバイスリード要求信号
２７はアンドゲート１３を通過してDMA要求信
号９を“１”にする。この結果DMAC３はCPU
１７へDMAを要求し、一定時間の後、DMAが
開始される。DMAサイクルではメモリーライト
信号２５が第４図のｔ９においてDMAC３によ
り“１”となる。メモリーライト信号２５はデコ
ーダ３０およびORゲート１４を通過しＩ／Ｏリ
ード信号８を“１”とする。Ｉ／Ｏリード信号８
の“１”によりデバイスは一定時間後ｔ１０にお
いて出力データ（下位８ビツトデータ）をデータ
ライン２０へ出力する。この時データライン２０
は切換回路１８により下位８ビツトバス１２に接
続されている。
場合を考える。始めにＦ／Ｆ５の出力Ｑ６は
“１”にセツトされていると仮定する。第４図の
ｔ６においてデバス１はデバイスリード要求信号
２７を“１”にしてデータを送りたい旨指示する
がこの時Ｆ／Ｆ５の出力Ｑ６はORゲート２を通
過したデバイスリード信号２７の立上りにより反
転“０”になるためDMAC３へのDMA要求信号
９はアンドゲート１３により“０”のままであり
DMAは行なわれない。代りにデバイスリード要
求２７はアンドゲート２８及びORゲート１４を
通過してＩ／Ｏリード信号８を“１”にしてデバ
イス１の保持しているデータ（上位８ビツトデー
タ）をデータライン２０に出力させる。さらにこ
のデータは切換回路１８を通り、ラツチバス２３
上に現われる。第４図のｔ７において、デバイス
リード要求信号２７は”０”に房るが、この立下
りでラツチバス２３上のデぞタはラツチ１９によ
りラツチされる。さらに一定時間の後第４図のｔ
８にてデバイス１は次のデータ読出しを要求する
ためデバイスリード要求信号２７を再び“１”に
する。今度はＦ／Ｆの出力Ｑ６は“０”から
“１”に反転するため、デバイスリード要求信号
２７はアンドゲート１３を通過してDMA要求信
号９を“１”にする。この結果DMAC３はCPU
１７へDMAを要求し、一定時間の後、DMAが
開始される。DMAサイクルではメモリーライト
信号２５が第４図のｔ９においてDMAC３によ
り“１”となる。メモリーライト信号２５はデコ
ーダ３０およびORゲート１４を通過しＩ／Ｏリ
ード信号８を“１”とする。Ｉ／Ｏリード信号８
の“１”によりデバイスは一定時間後ｔ１０にお
いて出力データ（下位８ビツトデータ）をデータ
ライン２０へ出力する。この時データライン２０
は切換回路１８により下位８ビツトバス１２に接
続されている。
一方上位８ビツトバス１１には先のデバイスア
クセス時に出力されたデータのラツチ出力が出力
されている。メモリーライト信号２５がｔ１１に
おいて“１”から“０”になるとメモリー４に上
位８ビツトバス１１と下位８ビツトバス１２のデ
ータ１６ビツトが書き込まれてDMAは終了す
る。以降デバイスリード要求信号２７が発生する
たびにこれを繰り返す。次にメモリー４からデバ
イス１にデータを転送する場合を述べる。Ｆ／Ｆ
５の出力Ｑ６は初めに“０”に初期化されている
とする。デバイス１からの最初のデバイスライト
要求信号２６が“１”になると（第５図ｔ１２）
Ｆ／Ｆ５の出力Ｑ６は反転し“１”となる。した
がつてデバイスライト要求信号２６はアンドゲー
ト１３を通過してDMAC３にDMAを要求し、
DMAC３はCPU１７にDMAを要求し、DMAが
開始きれる。DMAC３によりメモリーリード信
号２４が第５図ｔ１３に“１”となるとORゲー
ト１５によりＩ／Ｏライト信号７も“１”とな
る。一定時間後上位８ビツトバス１１、下位８ビ
ツトバス１２上にメモリー４のデータが確定する
（第５図ｔ１４）。この時切換回路１８は下位８ビ
ツトバス１２をデータライン２０に接続してい
る。その後ｔ１５にてメモリーリード信号２４が
“０”になつた時、データライン２０上のデータ
（下位８ビツトデータ）はデバイス１に書き込ま
れ、さらに上位８ビツトバス１１ろ内容はラツチ
１９にラツチされてDMは終了しデバイスライト
要求信号２６も“０”に房る。次に再びデバイス
ライト要求信号２６が“１”になると（第５図ｔ
１６）この時Ｆ／Ｆ５の出力Ｑ６は反転して
“０”になる。そのためアンドゲート１３により
DMA要求信号９は“０”のままでDMAは行な
わない。しかしアンドゲート２９とORゲート１
５によりＩ／Ｏライト信号７が“１”となり先に
ラツチされた上位８ビツトバスのデータがラツチ
バス２３に出力される。この時切換回路はラツチ
バス２３をデータライン２０に接続している。一
定時間後デバイスライト要求信号２６が“０”に
房つた時（第５図ｔ１７）Ｉ／Ｏライト信号７も
“０”となつてデータライン２０上のデータはデ
バイスに書き込まれる。この段階でメモリー４の
データ１６ビツトがデバイス１に転送された事に
なる。以降デバイスライト要求信号２６が発生す
るたびにこれを繰り返す。又、以上の実施例で
は、８ビツト←16ビツトの切り換えにつき述べた
が、本発明は、これに限定されるものではなく、
例えば、16ビツト←32ビツトの切り換え等にも適
用できる。
クセス時に出力されたデータのラツチ出力が出力
されている。メモリーライト信号２５がｔ１１に
おいて“１”から“０”になるとメモリー４に上
位８ビツトバス１１と下位８ビツトバス１２のデ
ータ１６ビツトが書き込まれてDMAは終了す
る。以降デバイスリード要求信号２７が発生する
たびにこれを繰り返す。次にメモリー４からデバ
イス１にデータを転送する場合を述べる。Ｆ／Ｆ
５の出力Ｑ６は初めに“０”に初期化されている
とする。デバイス１からの最初のデバイスライト
要求信号２６が“１”になると（第５図ｔ１２）
Ｆ／Ｆ５の出力Ｑ６は反転し“１”となる。した
がつてデバイスライト要求信号２６はアンドゲー
ト１３を通過してDMAC３にDMAを要求し、
DMAC３はCPU１７にDMAを要求し、DMAが
開始きれる。DMAC３によりメモリーリード信
号２４が第５図ｔ１３に“１”となるとORゲー
ト１５によりＩ／Ｏライト信号７も“１”とな
る。一定時間後上位８ビツトバス１１、下位８ビ
ツトバス１２上にメモリー４のデータが確定する
（第５図ｔ１４）。この時切換回路１８は下位８ビ
ツトバス１２をデータライン２０に接続してい
る。その後ｔ１５にてメモリーリード信号２４が
“０”になつた時、データライン２０上のデータ
（下位８ビツトデータ）はデバイス１に書き込ま
れ、さらに上位８ビツトバス１１ろ内容はラツチ
１９にラツチされてDMは終了しデバイスライト
要求信号２６も“０”に房る。次に再びデバイス
ライト要求信号２６が“１”になると（第５図ｔ
１６）この時Ｆ／Ｆ５の出力Ｑ６は反転して
“０”になる。そのためアンドゲート１３により
DMA要求信号９は“０”のままでDMAは行な
わない。しかしアンドゲート２９とORゲート１
５によりＩ／Ｏライト信号７が“１”となり先に
ラツチされた上位８ビツトバスのデータがラツチ
バス２３に出力される。この時切換回路はラツチ
バス２３をデータライン２０に接続している。一
定時間後デバイスライト要求信号２６が“０”に
房つた時（第５図ｔ１７）Ｉ／Ｏライト信号７も
“０”となつてデータライン２０上のデータはデ
バイスに書き込まれる。この段階でメモリー４の
データ１６ビツトがデバイス１に転送された事に
なる。以降デバイスライト要求信号２６が発生す
るたびにこれを繰り返す。又、以上の実施例で
は、８ビツト←16ビツトの切り換えにつき述べた
が、本発明は、これに限定されるものではなく、
例えば、16ビツト←32ビツトの切り換え等にも適
用できる。
＜効果＞
以上、詳細に説明したように本発明においては、
上位側あるいは下位側のデータのいずれか一方を
一時記憶手段に記憶し、切り換え回路が、切り換
わるのと同期して、該記憶手段に記憶されたデー
タが大きなバス幅のバスに、出力されるので、
DMA実行時においても、バスの専用される時間
が、大幅に削減でき、それによつてCPUの処理
中断時間が大幅に減らせるので、システム全体の
スループツトが大幅に向上する。
上位側あるいは下位側のデータのいずれか一方を
一時記憶手段に記憶し、切り換え回路が、切り換
わるのと同期して、該記憶手段に記憶されたデー
タが大きなバス幅のバスに、出力されるので、
DMA実行時においても、バスの専用される時間
が、大幅に削減でき、それによつてCPUの処理
中断時間が大幅に減らせるので、システム全体の
スループツトが大幅に向上する。
又、本願では、切り換え回路が切り換えるれ、
最後のデータが、大きなビツト幅のバスに転送可
になつた時点で、一時記憶手段に記憶されていた
データも同時に、大きなビツト幅バスに転送可と
なるので、データ転送のタイミングが速く、した
がつてデータ転送の効率を大幅に向上できる。
最後のデータが、大きなビツト幅のバスに転送可
になつた時点で、一時記憶手段に記憶されていた
データも同時に、大きなビツト幅バスに転送可と
なるので、データ転送のタイミングが速く、した
がつてデータ転送の効率を大幅に向上できる。
また、デバイス装置で準備できたデータ分だけ
該デバイス装置にリードまたはライトアクセスす
ると共にDMAを実行するので、デバイス装置の
準備が間に合わないことにより生ずるデータ転送
におけるオーバーランエラーが完全になくなりデ
ータ転送の信頼性が大幅に向上する。
該デバイス装置にリードまたはライトアクセスす
ると共にDMAを実行するので、デバイス装置の
準備が間に合わないことにより生ずるデータ転送
におけるオーバーランエラーが完全になくなりデ
ータ転送の信頼性が大幅に向上する。
第１図は、本発明のDMA制御回路の実施例で
ある。第２図〜第５図は、第１図の実施例の動作
を示すタイムチヤートである。 １……デバイス、４……メモリー、５……フリ
ツプフロツプ、１８……切換回路、１９……ラツ
チ、３０……デコーダ。
ある。第２図〜第５図は、第１図の実施例の動作
を示すタイムチヤートである。 １……デバイス、４……メモリー、５……フリ
ツプフロツプ、１８……切換回路、１９……ラツ
チ、３０……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ ダイレクトメモリアクセス開始要求信号によ
り起動するダイレクトメモリアクセス実行回路を
用いてメモリー装置とデバイス装置間でデータの
授受を行なう装置に於て、 上位ビツト側バス及び下位ビツト側バスから構
成される第１バスと、 デバイス装置に接続される第２バスと、 前記第１バスの上位ビツト側バス及び下位ビツ
ト側バスのいずれか一方と前記第２バスとを選択
的に接続するバス切換回路と、 前記第１バスの上位ビツト側バス及び下位ビツ
ト側バスのいずれか一方及び前記バス切換回路と
接続される一時記憶手段と、 前記デバイス装置からのリードまたはライト要
求信号に応答して該デバイス装置へのリードまた
はライトアクセスを該デバイス装置の単位番地分
実行すると共に前記デバイス装置からのリード要
求信号及びライト要求信号を入力し前記リード要
求信号又はライト要求信号に対応して出力信号を
反転させる反転手段を備え、前記デバイス装置よ
り前記データをリードする場合は前記デバイス装
置からの前記リード要求信号を前記第１バスのバ
ス幅に対応した前記データの準備に必要な所定回
数だけ前記反転手段に入力して前記反転手段から
の出力信号を変化させ該反転手段からの出力信号
と前記リード要求信号又はライト要求信号の一方
が入力されるゲート手段の前記リード要求信号通
過禁止状態を解除することにより、前記デバイス
装置へ前記データをライトする場合は前記デバイ
ス装置への前記ライト要求信号を前記反転手段へ
入力して前記反転手段からの出力信号を変化させ
前記ライト要求信号に前記ゲート手段を通過させ
ることにより前記ダイレクトメモリアクセス開始
要求信号を生成して前記ダイレクトメモリアクセ
ス実行回路へ出力し前記ダイレクトメモリアクセ
ス実行回路を起動させる回路と、 を有することを特徴とするダイレクトメモリアク
セス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6865184A JPS60211557A (ja) | 1984-04-06 | 1984-04-06 | ダイレクトメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6865184A JPS60211557A (ja) | 1984-04-06 | 1984-04-06 | ダイレクトメモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211557A JPS60211557A (ja) | 1985-10-23 |
| JPH0330899B2 true JPH0330899B2 (ja) | 1991-05-01 |
Family
ID=13379813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6865184A Granted JPS60211557A (ja) | 1984-04-06 | 1984-04-06 | ダイレクトメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211557A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563807B2 (ja) * | 1987-08-19 | 1996-12-18 | 沖電気工業 株式会社 | ダイレクトメモリアクセス制御回路 |
| JPH01181145A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | Ｄｍａ転送装置のデータ組立方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952460B2 (ja) * | 1978-12-21 | 1984-12-19 | 三菱電機株式会社 | メモリ装置 |
| JPS58114119A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | デ−タ転送制御方式 |
-
1984
- 1984-04-06 JP JP6865184A patent/JPS60211557A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60211557A (ja) | 1985-10-23 |
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