JPH02289002A

JPH02289002A - データ処理装置

Info

Publication number: JPH02289002A
Application number: JP1068379A
Authority: JP
Inventors: Junji Miyaki; 宮木　順司; Tatsuya Suzuki; 達也鈴木; Satoru Genma; 玄馬　哲
Original assignee: Fujitsu Ltd; Fujitsu Microcomputer Systems Ltd
Current assignee: Fujitsu Ltd; Fujitsu Microcomputer Systems Ltd
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1990-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようさする課題課題を解決するための手段作用実施例（第１図乃至第６図）発明の効果〔概要〕データ処理装置に係り、特に画像処理におけるグラフィ
ックメモリのアクセス制御装置に関し、ＣＰＵとＧＭＣ
の切り替え時間を無くし、切り替えに伴うデータ転送用
の制御回路および配線を減少し、ＣＰＵからのＧＭへの
アクセス効率を向上しうるデータ処理装置を提供するこ
とを目的とし、ローカルメモリを有する第１のバスマスタ装置と第２の
バスマスタ装置とで同一のバスを共用し、当該バスを介
して前記第２のバスマスタ装置が前記ローカルメモリを
アクセス可能とされたデータ処理装置において、前記第
１のバスマスタ装置は前記第２のバスマスタ装置からの
アクセス情報を一時的に蓄える蓄積装置と、前記ローカ
ルメモリへの他のアクセス要求と前記第２のバスマスタ
装置からのアクセス要求との競合を調整する装置と、を
備え、前記第２のバスマスタ装置による前記ローカルメ
モリへのアクセス時に前記第１のバスマスタ装置を経由
して間接的にアクセスするように構成する。

〔産業上の利用分野〕

本発明は、データ処理装置に係り、特に画像処理におけ
るグラフィックメモリのアクセス制御装置に関する。

一般に、データ処理装置においては、ローカルメモリに
接続された第１のバスマスタ装置とこれとは独立した別
の第２のバスマスタ装置とで同じバスを共用し、ローカ
ルメモリを第１のバスマスタ装置以外に第２のバスマス
タ装置からもアクセスできるようにしたシステム形態が
存在する。

例えば、画像処理システムの場合、ローカルメモリとし
てのグラフィックメモリ（以下、ＧＭという。）にロー
カルバスを介して接続された第１のバスマスタ装置とし
てのグラフィックメモリコントローラ（以下、ＧＭＣと
いう。）が第２のバスマスタ装置としてのホストＣＰＵ
　（以下、ＣＰＵという。）とともにＣＰＵバスを共用
し、ＧＭへのアクセスをＧＭＣのみならずＣＰＵ側から
もアクセス可能としたものがある。本発明は、このＣＰ
ＵからＧＭをアクセスする場合の改良技術に関するもの
である。

〔従来の技術〕

このようなＣＰＵからのＧＭへのアクセスに関する従来
の技術について、第７図を参照して以下に説明する。

第７図において、ＣＰＵ２は０Ｍ３をアクセスしたい場
合には、アクセス許可判別部にＧＭアクセス要求信号を
出力する。アクセス許可判別部８１からＧＭアクセス許
可信号が出力されると、−時的にＧＭＣ１を停止させ、
ローカルバス６からＧＭＣ１を電気的に切り離して、Ｃ
ＰＵ２、ＣＰＵ／（ス５、バスドライバ８０、ローカル
バス６の経路でアクセス情報を転送し、０Ｍ３を制御し
ていた。

〔発明が解決しようとする課題〕

上記従来例においては、ＧＭＣ１が処理中のバスサイク
ルを終了させ、ローカルバスをハイインピーダンス状態
に切り替え、ＧＭＣ１をローカルバス６から電気的に切
り離すための時間がかかるという問題点があった。

また、ＧＭＣＩをローカルバス６から電気的に切り離し
てしまうため、ＣＰＵバス５からローカルバス６へ信号
（アドレス、データ）を転送するための通常とは別のル
ートが必要となり、これら別ルートを制御する回路およ
びバスの配線数が増大するという問題点があった。

また、０Ｍ３はＣＲＴへ表示をするために定期的にアク
セスが行わなければならない。これを怠ると、ＣＲＴの
画面にチラッキが起る。したがって、ＣＰＵ２が０Ｍ３
をアクセスできる権利を保有している時間を制限する必
要がある。そのために、ＣＰＵ２が０Ｍアクセス権を保
有している時間をカウントし、制御する回路が必要とな
るという問題点があった。

上記課題に鑑み、本発明は、ＣＰＵとＧＭＣの切り替え
時間を無くし、切り替えに伴うデータ転送用の制御回路
および配線を減少し、ＣＰＵからのＧＭへのアクセス効
率を向上しつるデータ処理装置を提１共することを目的
とする。

〔課題を解決するための手段〕

上記課題に鑑み、本発明は、ローカルメモリ（３）を有
する第１のバスマスタ装置（１）と第２のバスマスタ装
置（２）とで同一のバス（５）を共用し、当該バス（５
）を介して前記第２のバスマスタ装置（２）が前記ロー
カルメモリ（３）をアクセス可能とされたデータ処理装
置において、前記第１のバスマスタ装置（１）は前記第
２のバスマスタ装置（２）からのアクセス情報を一時的
に蓄える蓄積装置（６２，６３）と、前記ローカルメモ
リ（３）への他のアクセス要求と前記第２のバスマスタ
装置（２）からのアクセス要求との競合を調整する装置
（５９）と、を備え、前記第２のバスマスタ装置（２）
による前記ローカルメモリ（３）へのアクセス時に前記
第１のバスマスタ装置（１）を経由して間接的にアクセ
スするように構成した。

〔作用〕

本発明は以上のように構成したので、第２のバスマスタ
装置（２）からのアクセス情報を一旦第１のバスマスタ
装置（１）内の蓄積装置（６２゜６３）に蓄積すること
により第２のバスマスタ装置（２）と第１のバスマスタ
装置（１）の切り替え時間を無くし、切り替えに伴うデ
ータ転送用の制御回路および配線を減少し、第２のバス
マスタ装置のローカルメモリへのアクセス効率を向上さ
せることができる。

〔実施例〕

第１図乃至第６図を参照して、本発明の実施例について
詳細に説明する。

第１図に本発明に係る一実施例の概要図を示す。

第１図において、第７図と重複する部分には同一の符号
を付して以下説明する。

通常、０Ｍ３へのアクセスはＧＭＣ１によりローカルバ
ス６を介して行っている。

ＣＰＵ２が０Ｍ３をアクセスしたい場合には、まず、Ｇ
ＭＣ１にアクセス要求を出す。このアクセス要求により
、ＧＭＣ１はＣＰＵ２からのアクセス情報をＣＰＵバス
５を介して一旦ＧＭＣｌ内にラッチする。そして、アク
セスタイミングを調整したのち、０Ｍ３をアクセスする
。このように、ＧＭＣ１はアクセス情報をラッチして自
ら単独でアクセスを行なうため、ＣＰＵ２は他の処理に
移ることができ、ＣＰＵ２は０Ｍ３へのアクセスのため
に待機する必要が無くなり、ＣＰＵ２によるアクセスの
効率を向上しうる。

第２図に本実施例の詳細図を示す。第１図の実施例と同
一の部分には同一の符号を付し、詳細な説明は省略する
。

ＣＰＵ２は、グラフィックデータのアドレス情報を出力
する３２ビツトのアドレス情報出力端子７と、グラフィ
ックデータの入出力を行うグラフィックデータ入出力端
子８と、書込みまたは読込みサイクルを示す書込読込サ
イクル指示信号（Ｒ／Ｗ信号）９を出力する書込読込サ
イクル指示端子（Ｒ／Ｗ端子）１０と、ＧＭＣ１からの
データ転送終了信号１１を受は入れるデータ転送終了入
力端子１２を備えている。

ＧＭＣ１は、ＣＰＵ２からのＧＭアクセス要求信号３７
を受は入れる０Ｍアクセス要求入力端子１３と、アドレ
ス情報とグラフィックデータのマルチプレクス信号１４
を人出力するマルチプレクス信号入出力端子１５と、後
述する単方向バッファ３９の制御を行う単方向バッファ
制御信号１６を出力する単方向バッファ制御端子１７と
、後述するグラフィックデータの入出力を行う双方向バ
ッファ４０の転送方向を制御する転送方向制御信号１８
を出力する転送方向制御端子１９と、双方向バッファ制
御信号２０を出力する双方向バッファ制御端子２１と、
ＣＰＵ２のＲ／Ｗ信号９を人力する書込読込サイクル指
示入力端子（Ｒ／Ｗ入力端子）２２と、データ転送終了
信号１１を出力するデータ転送終了出力端子２３と、ア
クセス時間の制御を行うアクセス時間制御信号２４を入
力するアクセス時間制御端子２５と、グラフィックアド
レス情報を出力するグラフィックアドレス情報出力端子
２６と、バスサイクル開始を示すバスサイクル開始信号
２７を出力するバスサイクル開始信号端子２８と、グラ
フィックバスへの書込みまたは読込みサイクルを示すグ
ラフィックバス書込読込サイクル指示信号２９を出力す
るグラフィックバス書込読込サイクル指示端子３０と、
グラフィックデータの入出力を行うグラフィックデータ
入出力端子３１を備えている。

ＧＭ３は、ＧＭＣ１からのグラフィックアドレス情報を
入力するグラフィックアドレス情報入力端子３２と、後
述するタイミングコントローラ４５により生成されたＧ
Ｍのアクセスタイミング信号３３を人力する０Ｍアクセ
スタイミング入力端子３４と、ＧＭＣｌと０Ｍ３間でグ
ラフィックデータの人出力を行うグラフィックデータ入
出力端子３５を備えている。

ＣＰＵ２とＧ　Ｍ　Ｃ１間には、アドレス情報出力端子
７の出力信号とグラフィックメモリセレクトレジスタ３
６の内容によりＧＭアクセス要求信号３７を出力するア
ドレスデコーダ３８と、アドレス情報を一時的に格納す
るための単方向バ・ソファ３９と、グラフィックデータ
を入出力するための双方向バッファ４０を備えている。

単方向バッファ３９は、ＧＭＣＩの単方向バッファ制御
端子１７から出力される単方向バッファ制御信号１６を
入力する単方向バッファ制御信号入力端子４１を備えて
いる。

双方向バッファ４０は、ＧＭＣ１の転送方向制御端子１
９から出力される転送方向制御信号１８を入力する転送
方向制御信号入力端子４２と、双方向バッファ制御信号
２０を入力する双方向バッファ制御信号入力端子４３を
備えている。

ＧＭＣ１と０Ｍ３間には、グラフィックアドレス情報お
よびバスサイクル開始信号２７からアクセス時間制御信
号２４を出力するアドレスデコーダ４４と、バスサイク
ル開始信号２７およびグラフィックバス書込読込みサイ
クル指示信号３０からＧＭアクセスタイミング信号３３
を生成するタイミングコントローラ４５と、タイミング
コントローラ４５からのセレクト信号４８およびグラフ
ィックアドレス情報によりＧＭＢ内の物理的アドレス情
報を生成するセレクタ４６と、が設けられている。

次に、第２図の実施例の動作を説明する。

まず、ＣＰＵ２−ＧＭＣＩ間の動作を説明する（第３図
参照）。ＧＭＣｌはＣＰＵ２からＧＭアクセス要求信号
３７が入力されると、バスマスタサイクル中であれば、
そのアクセスが終了した後、また、前記以外の場合は直
ちにバッファ制御信号４７を″Ｈルベルにしてバススレ
ーブ状態となる。

マルチプレクス信号出力端子１５はＡ　Ｄ　ｏ〜ＡＤ３
、の３２ビツトの信号線で構成され、これらのうちＡＤ
　−ＡＤ２９のアドレス情報はグラフィツクアドレス情
報出力端子２６を構成する２７ビツトの信号線ＧＡ　−
ＧＡ２６に対応しており、これによりアクセスするＧＭ
Ｂ内のアドレスを指定する。なお、信号線ＡＤ　−ＡＤ
２は参照されない。

次に、ＧＭＣＩはＣＰＵ２のＲ／Ｗ信号９により書込サ
イクルか、読込みサイクルのいずれであるかを判別する
。

最初に、読込みサイクル時について説明する（第３図（
ａ）参照）。

初期状態において、双方向データバッファ４０の転送方
向は転送方向制御信号１８を“Ｌ”レベルにしてＣＰＵ
２側からＧＭＣｌ側に転送するように設定されているも
のとする。

時刻ｔｌにおいて、アドレスデコーダ３８からＧＭアク
セス要求信号３７がＧＭアクセス要求信号入力端子１３
に出力され、ＣＰＵ２のＲ／Ｗ信号９を読込み側（“Ｈ
”レベル）に設定してＧＭＣ１のＲ／Ｗ入力端子２２に
出力する。

ＧＭＣ１は、時刻ｔ２において、ＧＭアクセス要求信号
３７を取り込む。

時刻ｔ３において、単方向バッファ制御信号１６を出力
し、ＣＰＵ２のアドレス情報出力端子７に出力されてい
るアドレス情報を単方向バッファ３９内に転送する。

時刻ｔ４において、ＧＭＣｌはＲ／Ｗ信号９を取り込み
、時刻ｔ５においてマルチブレクス信号入出力端子１５
を介してアドレス情報をＧＭＣ１内に取り込むとともに
、単方向バッファ制御信号１６を“Ｈ＃レベルにし、さ
らに転送方向制御信号１８を′Ｈ”レベルにして、ＧＭ
Ｃｌ側からＣＰＵ２側に転送方向を変更する。

時刻ｔ６において、双方向バッファ制御信号２０を“Ｈ
０レベルにし、グラフィックデータの入出力を可能な状
態にする。

グラフィックデータ転送準備終了後、時刻ｔ７において
、グラフィックデータをマルチブレクス信号入出力端子
１５に出力する。出力後、ＧＭＣｌはデータ転送終了信
号１１を出力し、次のサイクルに移る。

次に、書込サイクル時について説明する（第３図（ｂ）
参照）。

初期状態において、転送方向制御信号１８を“Ｈ°レベ
ルにし、双方向データバッファ４０の転送方向はＧＭＣ
１側からＣＰＵ２側に転送するように設定されているも
のとする。

時刻１１において、アドレスデコーダ３８からＧＭアク
セス要求信号３７がＧＭアクセス要求信号入力端子１３
に出力され、Ｒ／Ｗ信号９を書込側（“Ｌ”レベル）に
設定しておく。

ＧＭＣｌは、時刻ｔ２において、ＣＰＵ２のＧＭアクセ
ス要求信号３７を取り込む。

時刻ｔ３において、単方向バッファ制御信号１６を“Ｌ
°レベルにし、ＣＰＵ２のアドレス情報を単方向バッフ
ァ３９内に転送する。

時刻ｔ４において、ＧＭＣ１はＲ／Ｗ信号９を取り込み
、時刻ｔ５においてマルチブレクス信号入出力端子１５
を介してＧＭＣｌ内に取り込むとともに、単方向バッフ
ァ制御信号１６を“Ｈ“レベルにし、さらに転送方向制
御信号１８を“Ｌ”レベルにしてＧＭＣ１側からＣＰＵ
２側に転送するように設定する。

時刻ｔ６において、双方向バッファ制御信号２０を“Ｌ
″レベルし、グラフィックデータの入出力を可能な状態
にする。

グラフィックデータ転送準備終了後、時刻ｔ７において
グラフィックデータを取り込む。取り込み後、ＧＭＣｌ
はデータ転送終了信号１１を出力し、次のサイクルに移
る。

次に、ＧＭＣ１−０Ｍ３間の動作を説明する（第４図参
照）。

最初に、読込みサイクル時について説明する（第４図（
ａ）参照）。

ＧＭＣ１は他のＧＭアクセス要求（表示、リフレッシュ
、０ＭＣ自身の要求等）の調整を行い、時刻ｔ１におい
てバスサイクルの開始を示すバスサイクル開始信号２７
を“Ｈ”レベルにし、タイミングコントローラ４５に出
力する。

時刻ｔ２において、グラフィックバス書込読込サイクル
指示信号２９を“Ｈ”レベルにし、読込み側に設定する
。

時刻ｔ３においてグラフィックアドレス情報出力端子２
６にＣＰＵ２の読込みアドレスを出力するとともに、バ
スサイクル開始信号２７を“Ｌ”レベルにする。

時刻ｔ４においてアクセス時間制御信号２４が“Ｌ”レ
ベルになり、時刻ｔ５においてＧＭＣ１がアクセス時間
制御信号２４を取り込む。

その後、時刻ｔ６において０Ｍ３のグラフィックデータ
入出力端子３５からＧＭＣ１のグラフィックデータ入出
力端子３１にグラフィックデータが出力され、時刻ｔ７
においてＧＭＣｌ内にグラフィックデータが取り込まれ
る。

時刻ｔ８において再びバスサイクル開始信号２７が“Ｈ
”レベルになり、さらにバスサイクル開始信号２７が“
Ｌ”レベルになると、グラフィックアドレス情報出力端
子２６はＧＭＣ１により使用可能となる。

次に、書込みサイクル時について説明する（第４図（ｂ
）参照）。

ＧＭＣｌは他のＧＭアクセス要求（表示、リフレッシュ
、０ＭＣ自身の要求等）の調整を行い、時刻１１におい
てバスサイクルの開始を示すバスサイクル開始信号２７
を“Ｈ”レベルにし、タイミングコントローラ４５に出
力する。

時刻ｔ２においてグラフィックバス書込読込サイクル指
示信号２９を“Ｌ”レベルにし、書込側に設定する。

時刻ｔ３において、グラフィックアドレス情報出力端子
２６にＣＰＵ２の書込アドレスを出力するとともに、バ
スサイクル開始信号２７を′Ｌ”レベルにし、さらにグ
ラフィックデータ入出力端子３１に１６ビツトＣＰＵを
使用中ならば、３２ビツト中のいずれかの１６ビツトを
マスクするためのマスクデータとＣＰＵ書込データを、
また、３２ビツトＣＰＵを使用中ならばＣＰＵ書込デー
タのみを出力する。なお、マスクデータはＧＭＣ内部で
自動発生する。

時刻ｔ４において、アクセス時間制御信号２４が“Ｌ”
レベルになり、時刻ｔ５においてＧＭＣｌがアクセス時
間制御信号２４を取り込む。

その後、時刻ｔ６において再びバスサイクル開始信号２
７が“Ｈ”レベルになり、さらにバスサイクル開始信号
２７が“Ｌ”レベルになると、グラフィックアドレス情
報出力端子２６はＧＭＣ１により使用可能となる。

次に、第５図にＧＭＣｉ内のＣＰＵインターフェース部
４つおよびＧＭインターフェース部５６の内部ブロック
図を示す。

ＣＰＵインターフェース部４９は、マルチプレクス信号
入出力端子１５より入力されたアドレス情報およびグラ
フィックデータを一時的に格納する人力バッファ５０と
、ＧＭＣ１からＣＰＵ２側に出力するデータを一時的に
格納する出力バッファ５１と、データの転送タイミング
制御を行うタイミングコントロール部５２と、入力され
たアドレス情報を一時的に格納するラッチ部５３と、入
力されたグラフィックデータを一時的に格納するラッチ
部５４と、ＣＰＵに出力すべきグラフィックデータを一
時的に格納するラッチ部５５を備えている。

ＧＭインターフェース部５６は、グラフィックバスの使
用要求信号５７を生成するグラフィックバス要求発生部
５８と、グラフィックバスの状態管理を行うグラフィッ
クバス状態管理部５９と、グラフィックアドレス情報を
転送するための内部グラフィックアドレスバス６ｏと、
グラフィックデータを転送するための内部グラフィック
データバス６１と、後述する内部ホストデータバス６８
から取り込んだデータアドレス情報を一時的に格納する
テンポラリレジスタ６２と、内部ホストデータバスから
取り込んだグラフィックデータを一時的に格納するテン
ポラリレジスタ６３と、グラフィックアドレス情報出力
端子２６に出力すべきアドレス情報を一時的に格納する
ラッチ部６４と、グラフィックデータ入出力端子２６に
出力すべきグラフィックデータを一時的に格納するラッ
チ部６５と、０Ｍ３からグラフィックデータ入出力端子
３１に人力されたグラフィックデータを一時的に格納す
るラッチＰ５６６と、内部ホストデータバス６８に出力
するグラフィックデータを一時的に格納するラッチ部６
７を備えている。

ＣＰＵインターフェース部４９とＧＭインターフェース
部６１間のデータ転送は内部ホストデータバス６８によ
り行っている。

次に、ＣＰＵインターフェース部４９およびＧＭインタ
ーフェース部６１の動作を説明する。

最初に、読込みサイクル時について説明する（第６図（
ａ）参照）。

ＣＰＵ２は時刻ｔ１においてＧＭアクセス要求信号３７
を“Ｌ”レベルにし、マルチプレクス入出力端子１５に
アドレス情報を出力し、さらにＲ／Ｗ信号９を“Ｈ″レ
ベルし読込み要求を行う。この時点においては、グラフ
ィックバス要求発生回路５８の要求受付信号６９は“Ｈ
°レベルであり、要求を受付けない状態であるのでＩＧ
Ｃ８Ｘ信号７０を′Ｌ”レベルにすることができず、内
部ホストデータバス６８を介してテンポラリレジスタ６
２にアドレス情報を転送することができない。

これ以後の動作は、６ＭＣ１側で行うのでＣＰＵ２は関
与する必要がなく、したがって、ＣＰＵ２は他の処理を
行うことができる。

時刻ｔ２において、要求受付信号６９が“Ｌ“レベルに
なると、ＧＭＣＩはタイミングコントロール部のタイミ
ング信号に基づいてアドレス情報を一旦うッチ部５３に
格納する。次に、時刻ｔ３において、タイミングコント
ロール部５２はＩＧＣ３Ｘ信号７０を“Ｌ″レベルして
、ラッチ部５３内のアドレス情報を内部ホストデータバ
ス６８を介してＧＭインターフェース部５６のテンポラ
リレジスタ６２に転送する。

グラフィックバス要求発生部５８は、ＩＧＣ５Ｘ信号７０が“Ｌ”レベルになると、時刻ｔ４
において、次の要求が発生しないように、要求受付信号
６９を“Ｈ”レベルにする。また、タイミングコントロ
ール部５２は時刻ｔ５において読込み要求であることを
示す読込要求信号７１をＬ”レベルにする。

次に、グラフィックバス要求発生部はＩＧＣＳＸ信号７０に基づいて、グラフィックバス使用
要求信号５７を“Ｌ”レベルにしてグラフィックバス状
態管理部５９にグラフィックバスの使用を要求する。

グラフィックバス状態管理部５９は、他の要求と優先順
位調整の後、時刻ｔ７において要求受は入れ信号７２を
“Ｌ”レベルとし、要求受は入れ可能状態をグラフィッ
クバス要求発生部５８に通知する。

要求受は入れ可能状態になると、テンポラリレジスタ６
２から内部グラフィックアドレスバス６０にアドレス情
報を転送する。

さらに、ラッチ部６４は内部グラフィックアドレスバス
６０を介してアドレス情報を取り込み、グラフィックア
ドレス情報出力端子２６を介して、アドレス情報を０Ｍ
３に出力する。

時刻ｔ８において、アクセス時間制御信号２４が“Ｌ°
レベルになると、時刻ｔ９においてグラフィックバス状
態管理部５９はＣＨＲＤＣＸ信号７３を“Ｌ”レベルに
する。

ＣＨＲＤＣＸ信号７３が″Ｌルベルになると、ラッチ部
６７は０Ｍ３からのグラフィックデータをグラフィック
データ入出力端子３１より取り込んで、内部グラフィッ
クデータバス６１に転送する。

さらに、時刻ｔｌｏにおいて、グラフィックデータをラ
ッチ部６７に取り込み後、グラフィックバス要求発生部
５８のＡＣＫＸ信号７４が“Ｌ”レベルになると、ラッ
チ部６７から内部ホストデータバス６８にグラフィック
データが転送される。

その後、時刻ｔ１１においてＩＧＣ８Ｘ信号７゜が“Ｈ
”レベルになり、読込み要求信号７１が“Ｈ”レベルに
なると、内部ホストデータバス６８からラッチ部５５に
グラフィックデータが取り込まれ、出力バッファ５１を
介してＣＰＵ２内にグラフィックデータが取り込まれる
ことになる。

次に、書込サイクル時について説明する（第６図（ｂ）
参照）。

ＣＰＵは、時刻ｔ１において、ＧＭアクセス要求信号３
７を“Ｌ”レベルにし、マルチプレクス入出力端子１５
にアドレス情報を出力し、さらにＲ／Ｗ信号９を“Ｌ“
レベルにし書込要求を行う。

この時点においては、グラフィックバス要求発生部５８
の要求受付信号６９が“Ｈ”レベルであり、要求を受付
けない状態であるのでＩＧＣ５Ｘ信号７０を″Ｌルベル
にすることができず、内部ホストデータバス６８を介し
てテンポラリレジスタ６２にアドレス情報を転送するこ
とができない。

これ以後の動作は、ＧＭＣｌ側で行うのでＣＰＵ２は関
与する必要がなく、ＣＰＵ２は他の処理を行うことがで
きる。

次に、時刻ｔ２において要求受付信号６９が“Ｌ＃レベ
ルになると、ＧＭＣ１はタイミングコントロール部５２
のタイミング信号に基づいてアドレス情報を一旦うッチ
部５３に、グラフィックデータをラッチ部５４にそれぞ
れ格納する。次１ζ、時刻ｔ３においてタイミングコン
トロール部５２はＩＧＣＳＸ信号７０を“Ｌ”レベルに
して、ラッチ部５３内のアドレス情報を内部ホストデー
タバス６８を介してＧＭインターフェース部５６のテン
ポラリレジスタ６２に転送する。

グラフィックバス要求発生部５８は、ＩＧＣＳＸ信号７０が′Ｌ”レベルになると時刻ｔ４に
おいて、次の要求が発生しないように、要求受付信号６
９を“Ｈ”レベルにする。

時刻ｔ５において、タイミングコントロール部５２はＩ
ＧＣ３Ｘ信号７０を′Ｌ”レベルにし、グラフィックバ
ス要求発生部５８はＩＧＣＳＸ信号７０に基づいて、グ
ラフィックバス使用要求信号５７を“Ｌ”レベルにして
グラフィックバス状態管理部５９にグラフィックバスの
使用を要求する。

時刻ｔ６において、タイミングコントロール部５２は書
込要求であることを示す書込要求信号７５を“Ｌ”レベ
ルにする。

書込要求信号７５が“Ｌ”レベルになると、ＧＭＣ１は
ラッチ部５４内に格納されていたグラフィックデータを
内部ホストデータバス６８を介してテンポラリレジスタ
６３に転送する。

グラフィックバス状態管理部５８は、他の要求と優先順
位調整の後、時刻ｔ７において要求受は入れ信号７２を
“Ｌ”レベルとし、要求受は入れ可能状態をグラフィッ
クバス要求発生部５８に通知する。

同様にして、テンポラリレジスタ６３から内部グラフィ
ックデータバス６１にグラフィックデータを転送する。

さらに、ラッチ部６４は内部グラフィックアドレスバス
６０を介してアドレス情報を取り込み、グラフィックア
ドレス出力端子２６を介して、アドレス情報を０Ｍ３に
出力する。

同様にして、ラッチ部６５は内部グラフィックデータバ
ス６１を介してグラフィックデータを取り込み、グラフ
ィックデータ出力端子３１を介して、グラフィックデー
タをＧＭに出力する。

ＧＭインターフェース部のテンポラリレジスタ６２．６
３が空になると、時刻ｔ８においてグラフィックバス要
求発生部５８は要求受付信号６９を′Ｌｍレベルにし、
ＣＰＵ２に対して次のバスサイクルの実行を行わせるよ
うにする。

次に、時刻ｔ９においてアクセス時間制御信号２４が″
Ｌ″レベルになるとグラフィックバス状態管理部５９は
バスサイクルの終了を認識する。

以上のように、ＣＰＵ２は０Ｍ３のアクセス要求をし、
アクセス情報をＧＭＣ１に渡した後は、処理をＧＭＣ１
に任せて、他の処理を行うことができる。

〔発明の効果〕

本発明は以上のように構成したので、ＣＰＵがマスクと
なってＧＭをアクセスしたい場合でも、ＧＭＣを介して
処理を行うため、ＣＰＵとＧＭＣの切り替え時間を無く
することができ、切り替えに伴うデータ転送用の制御回
路および配線を減少し、ＣＰＵのＧＭへのアクセス効率
を向上しうる。

【図面の簡単な説明】

第１図は本発明の一実施例概要ブロック図、第２図は第
１図の実施例の詳細ブロック図、第３図はＣＰＵ−０Ｍ
０間の動作タイミングチャート、第４図はＧＭＣ−ＧＭ間の動作タイミングチャート、第５図は０ＭＣ内の構成図、第６図は第５図の動作タイミングチャート、第７図は従
来例の概要ブロック図である。１・・・グラフィックメモリ制御装置２・・・ＣＰＵ３・・・グラフィックメモリ４・・・メモリ５・・・ＣＰＵバス６・・・ローカルバス７・・・アドレス情報出力端子８・・・グラフィックデータ出力端子９・・・書込読込みサイクル指示信号（Ｒ／Ｗ信号）１
０・・・書込読込みサイクル指示端子１１・・・データ
転送終了信号１２・・・データ転送終了入力端子１３・・・０Ｍアクセス要求入力端子１４・・・マルチブレクス信号１５・・・マルチブレクス信号入出力端子１６・・・単
方向バッファ制御信号１７・・・単方向バッファ制御端子１８・・・転送方向制御信号１９・・・転送方向制御端子２０・・・双方向バッファ制御信号２１・・・双方向バッファ制御端子２２・・・書込読込みサイクル指示入力端子２３・・・
データ転送終了出力端子２４・・・アクセス時間制御信号２５・・・アクセス時間制御端子２６・・・グラフィックアドレス情報出力端子２７・・
・バスサイクル開始信号２８・・・バスサイクル開始信号端子２９・・・グラフィックバス書込読込みサイクル指示信
号３０・・・グラフィックバス書込読込みサイクル指示端
子３１・・・グラフィックデータ入出力端子３２・・・グ
ラフィックアドレス情報入力端子３３・・・ＧＭアクセ
スタイミング信号３４・・・０Ｍアクセスタイミング入
力端子３５・・・グラフィックデータ入出力端子３６・
・・グラフィックメモリセレクトレジスタ３７・・・Ｇ
Ｍアクセス要求信号３８・・・アドレスデコーダ３９・・・単方向バッファ４０・・・双方向バッファ４１・・・単方向バッファ制御信号入力端子４２・・・
転送方向制御信号入力端子４３・・・双方向バッファ制御信号入力端子４４・・・
アドレスデコーダ４５・・・タイミングコントローラ４６・・・セレクタ４８・・・セレクト信号４９・・・ＣＰＵインターフェース部５０・・・入力バッファ５１・・・出力バッファ５２・・・タイミングコントロール部５３・・・ラッチ部５４・・・ラッチ部５５・・・ラッチ部５６・・・ＧＭインターフェース部５７・・・グラフィックバス使用要求信号５８・・・グ
ラフィックバス要求発生部５９・・・グラフィックバス
状態管理部６０・・・内部グラフィックアドレスバス６
１・・・内部グラフィックデータバス６２・・・テンポ
ラリレジスタ６３・・・テンポラリレジスタ６４・・・ラッチ部６５・・・ラッチ部６６・・・ラッチ部６７・・・ラッチ部６８・・・内部ホストデータバス６９・・・要求受付信号７０・・・ＩＧＣＳＸ信号７１・・・読込み要求信号７２・・・要求骨は入れ信号７３・・・ＣＨＲＤＣＸ信号７４・・・ＡＣＫＸ信号７５・・・書込要求信号本発明の一実施例概要ブロック図第１図 ′″′吃、′、）

Claims

【特許請求の範囲】ローカルメモリ（３）を有する第１のバスマスタ装置（
１）と第２のバスマスタ装置（２）とで同一のバス（５
）を共用し、当該バス（５）を介して前記第２のバスマ
スタ装置（２）が前記ローカルメモリ（３）をアクセス
可能とされたデータ処理装置において、前記第１のバスマスタ装置（１）は前記第２のバスマス
タ装置（２）からのアクセス情報を一時的に蓄える蓄積
装置（６２、６３）と、前記ローカルメモリ（３）への
他のアクセス要求と前記第２のバスマスタ装置（２）か
らのアクセス要求との競合を調整する装置（５９）と、
を備え、前記第２のバスマスタ装置（２）による前記ロ
ーカルメモリ（３）へのアクセス時に前記第１のバスマ
スタ装置（１）を経由して間接的にアクセスするように
したことを特徴とするデータ処理装置。