JPH01223545A - バッファ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファ記憶装置に関し特に入出力制御部と主
記憶との間に設けられるバッファ記憶装置に関する。

〔従来の技術〕

従来、入出力制御装置と主記憶との間に設けられるバッ
ファ装置としては、　ＦＩＦＯがあった。これは入出力
制御装置内に組込まれて、接続装置と主記憶とのスピー
ドの差を吸収しようと考えていた。

又、バッファ記憶装置は、要求元から要求されるデータ
巾より広いデータ巾（ブロックサイズ）で。

主記憶から読み出し、バッファ記憶内に格納している。

〔発明が解決しようとする課題〕

ところが最近、主記憶と入出力制御部とをパスで結合す
る装置か増えている。高速な主記憶パスと入出力バスと
をバス結合装置で接続する形式の場合、　ＦＩＦＯをバ
ス結合装置に組込むと、　ＦＩＦＯの本数と、それをデ
ータ転送装置に割当てるという作業が必要だった。又、
従来から中央処理装置に用いられているキャッジ−メモ
リーだと１周辺装置の連続アクセスという動作に対して
、ブロック内のデータの有無をチエツクし、無い場合に
、ブロックサイズ分のデータを取りに行くと、働いてし
まう為に、ブロックサイズ分のＦＩＦＯとしか働かず。

その効果が低かった。

そこで９本発明の技術的課題は、上記欠点に鑑み、要求
データがバッファ記憶に存在する確率を高め、バスの利
用率を向上させたバッファ記憶装置を提供することであ
る。

〔問題点を解決するための手段〕 即ち本発明によれば９通常のキャッシュメモリーに、さ
らに、要求アドレスにデータメモリのブロックサイズを
加算する手段と、その結果とディレクトリメモリの中に
格納されたアドレスとを比較する比較手段と、不一致の
時には、加算結果を用いて、主記憶をアクセスし、主記
憶からの読み出しデータと加算結果とでデータメモリの
内容とディレクトリメモリの内容とを書き換えるバッフ
ァ記憶制御手段とを有することを特徴とするバッファ装
置が得られる。

〔実施例〕

次に９本発明の実施例に係るバッファ記憶装置について
２図面を参照して説明する。

第２図は２本発明が適用、される情報処理システムの概
略的な構成図である。このシステムは、バッファ記憶装
置１．中央処理装置２．主記憶装置３および入出力制御
装置４とにより構成されておシ、それぞれはメモリパス
５．および入出力バス６により相互に接続されている。

入出力制御装置４がメモリデータを読み出す時には、入
出力バス６にデータ要求を出す。このデータ要求を受は
取ったバッファ記憶装置１は自装置内にデータが存在す
るか否かを調べ、存在すれば、バッファ記憶装置１内の
データを、入出力バス６を介して、入出力制御装置４へ
転送する。しかし、バッファ記憶装置ｌ内にデータが存
在しない場合には、メモリパス５へ、アドレスを添えて
、読出し要求が出される。この読出し要求に応答して、
主記憶装置３から上記アドレスにより指示されたデータ
が読み出され、入出力バス６を介して、入出力制御装置
４へ転送する。と同時にバッファ記憶装置内部にも記憶
される。

本実施例のバッファ記憶装置１は、上記の動作ニ続いて
、要求アドレスにブロックサイズを加算して再度自装置
内にデータが存在するか否かを調べ存在すれば動作を終
了させる。存在しなければ加算後のアドレスを用いてメ
モリパス５へ読出し要求を出す。この読出し要求に応答
して、主記憶装置３からデータが読出されると、バッフ
ァ装置１内のメモリに格納する。このようにして次のア
クセスの準備かバッファ装置内で行われる。

第１図は１本発明による実施例の構成をブロック図によ
り示したものである。この図において。

バッファ記憶装置１は入出力バス６とメモリパス５との
間に接続されている。バッファ記憶装置１は、バッファ
記憶制御部１１．ディレクトリメモ！ｊ１２ｊデータ格
納メモリ１３．比較器１４．アドレス選択回路１５．マ
ルチプレクサ１７．およびメモリハスインタフェース１
８．アドレスレジスタ１９．データレジスタ２０　、　
Ｉ１０バスインタフェニス２１によって構成されている
。

このように構成された実施例において、　Ｉ／Ｑ装置か
らの要求アドレスは、入出力バスから、入出カバスイン
タフエース２１を経て、入出力アドレスレジスタ１９に
格納される。要求されたアドレスのデータがバッファ記
憶装置ｌ内にあるか否かを判定する為に、ディレクトリ
メモリ１２から読み出されたアドレス情報と比較される
。両者が−致した場合には、一致信号か、比較器１４か
らバッファ記憶制御部１１に供給される。これによって
、バッファ記憶制御部１１はデータ格納メモリ１３から
データを読み出し、同時に、マルチプレクサ１７を制御
して、データレジスタ２０ヘデータを読み出す。読み出
されたデータは入出カバスインタフエースを経由して入
出力パスへ出力され１沖制御部へ送られる。

一方比較器１４の両人力が一致しない時、比較器１４か
らの不一致信号を受は取ると、バッファ記憶制御は、デ
ータ要求信号を出力して、パスインタフェースによって
、上記読み出しアドレスをパスに出力して、主記憶装置
３からデータを読出す。読出されたデータは、マルチプ
レクサ１５を通シパスへ送られる。それと同時に、バッ
ファ記憶制御部１１からの指示をうけて、ディレクトリ
メモリ１２には、そのときの読出しアドレス情報を、ま
たデータ格納メモリ１３には、データをそれぞれ書き込
む。その後、バッファ記憶制御部１１はマルチプレクサ
１５を切シ換えて、アドレスレジスタ１９のアドレスに
、ブロックサイズｋを加算器１６を用いて加算し、再度
、加算後のアドレスで、データがバッファ記憶装置ｌ内
にあるか否かを判定する。比較器１４の出力が一致すれ
ば、これ以降の動作は行わない。比較器１４の出力が不
一致を示す時には、バッファ記憶制御部１１はデータ要
求信号を出力して、パスインタフェース２１より加算後
のアドレスをパスに出力し。

主記憶装置３がデータを読み出す。読み出されたデータ
は、バッファ記憶制御部１１からの指示により、ディレ
クトリメモリ１２に、その読み出しアドレス情報を、又
、データ格納メモリ１３にはデータそれぞれ書き込み、
更新される。

〔発明の効果〕

以上説明したように２本発明は、バッファ記憶装置に、
加算器を付加し、さらに、要求アドレスにブロックサイ
ズを加算するよう制御し、２７０算後のアドレスに対す
るデータが、バッファ記憶装置にあるかどうか判断し、
データがない場合に、加算後のアドレスを用いて、主記
憶をアクセスし。

バッファ記憶内のディレクトリメモリとデータメモリと
の内容を更新することにより、入出力制御邸のように、
データ転送を連続したメモリ領域に行う装置に対して、
要求データがバッファ記憶に存在する確率を高める効果
かある。又、バッファ記憶に存在する確率が高くなる為
に、入出力パスを１つの制御部が占有する時間が短かく
なシ、パスの利用率が上るといプ効果かある。

【図面の簡単な説明】

第１図は本発明の詳細なブロック図、第２図は本発明の
装置を含む情報処理システムの構成図である。 ｌ・・・バッファ記憶装置、２・・・中央処理装置、３
・・・主記憶装置、４・・・入出力制御装置、５・・・
メモリパス、６・・・入出力パス、１１・・・バッファ
記憶制御部、１２・・・ディレクトリメモリ、１３・・
・データ格納メモ！７１１５・・・マルチプレクサ、１
６・・・加算器。 １８・・・メモリパスインタフェース、２１・・・入出
カバスインタフエース。 第１図

Claims (1)

【特許請求の範囲】
1. １、主記憶部のデータの写しを格納するデータメモリと
   、前記データの写しに対応する前記主記憶のアドレス、
   又はアドレスの一部を格納するディレクトリメモリと、
   データ要求元からの要求アドレスと前記ディレクトリの
   中に格納されたアドレスとを比較し、その比較結果が一
   致した時に、前記データの写しを前記データメモリより
   前記要求元に供給し、比較結果が不一致の時には、前記
   読み出しアドレスに応じた主記憶部からの読出しデータ
   を前記要求元に供給すると共に前記データメモリの内容
   と前記ディレクトリメモリの内容とを、それぞれ、読出
   しデータと読み出しアドレスとで書き換えるバッファ記
   憶装置に於いて、前記要求アドレスに前記データメモリ
   のブロックサイズを加算する加算手段と、該加算手段に
   より加算された結果と前記ディレクトリメモリの中に格
   納されたアドレスとを比較する比較手段と、該不一致の
   時には、前記加算結果を用いて、前記主記憶をアクセス
   し、前記主記憶からの読み出しデータと加算した後のア
   ドレスで、前記データメモリの内容と前記ディレクトリ
   メモリの内容とを書きかえるバッファ記憶制御手段とを
   有することを特徴とするバッファ記憶装置。