JPH02289007A - タスク処理用論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、多重タスク処理環境でタスクを処理するため
の論理回路、及びそうした回路を動作させる方法に関す
る。

Ｂ、従来の技術 多重タスク処理とは、メインフレーム・コンピュータ・
システムに関して久しく以前から知られている概念であ
る。近年、多重タスク処理パーソナル・コンピュータも
市販されるようになってきている。多重タスク処理シス
テムの概念に不可欠なのは、タスクを実行する物理的コ
ンピュータの現状態を後で復元できるような形でセーブ
し、新しいタスクを実行する際にプロセッサを以前にセ
ーブまたは定義された状態でセットアツプすることので
きる機構である。従来、これは、タスクのセーブ時に重
要なプロセッサ・レジスタをすべて記憶し、後でタスク
を復元する際にプロセッサ・レジスタに記憶した値を復
元する、一連の手順によって行なわれてきた。

多重タスク処理システムを目指す傾向が進むにつれて、
特定の１組の処理（たとえば入出力処理）を実行するた
めに、主プロセツサと関連するコプロセッサまたはコブ
ロセッシング論理回路によって実行されるタスクをセー
ブまたは復元しあるいはその両方を行なって、コプロセ
ッサまたはコブロセッシング論理回路が多重タスク処理
モードで動作できるようにする必要がでてきた。その難
点は、この論理回路が非常に複雑になることであり、状
態情報を保存するために何百個もの値をセーブする必要
のあることである。

Ｃ０発明が、解決しようとする課題 したがって、本発明の目的は、複雑な論理回路の場合で
も、タスクの切替えを確実かつ効率的に行なう機構を提
供することにある。

００課題を解決するための手段 本発明の第１の実施例によれば、多重タスク処理環境で
タスクを処理するための論理回路が提供される。この論
理回路は、複数の刻時式状態ラッチと、タスクを機能的
に処理するための組合せ論理回路と、タスク切替え手段
とを含み、ラッチの内容がタスクの現状態を定義し、状
態ラッチの機能的刻時に応答してタスクが組合せ論理回
路によって処理され、状態ラッチはさらにラッチの少な
くとも１つの走査可能連鎖を形成するように相互接続さ
れ、タスク切替え手段は、機能的処理の間に、タスク切
替えコマンドの受領に応答して、状態ラッチの機能的刻
時に一時的に割り込み、それによって機能的タスク処理
を一時的に中断し、上記中断の間にその走査連鎖または
各走査連鎖の状態ラッチを走査して、タスク状態を定義
する状態ラッチの既存の内容が状態ラッチからセーブで
きるようにし、またはタスク状態を定義する新しい内容
が状態ラッチにロードできるようにし、あるいはその両
方ができるようにする。

本発明に基づく論理回路は、その論理回路が実行するタ
スクを切り替える、非常に効率のよい機構を提供する。

本発明で採用する手法は、外部アドレス可能であり、し
たがってマルチプレクサを用いて通常の論理経路により
読取り可能かつ書込み可能な設計であらゆるレジスタを
作るよりも、シリコン面積及び回路全体の複雑さの点で
ずっと効率がよい。

特に論理回路が集積論理回路である場合、各連鎖の第１
の位置にある１つの状態ラッチまたは隣接する複数の状
態ラッチにデータをロードするためのデータ経路と、各
連鎖の第２の位置にある１つの状態ラッチまたは隣接す
る複数の状態ラッチからデータを読み取るためのデータ
経路を設けることが好ましい。ただし、上記第１の位置
と第２の位置の少なくとも一方は、連鎖の全長の中間に
ある。このようにして、タスクの切替えを制御するのに
使用され、タスクの機能的処理の間にプロセッサの機能
的状態を定義しない、追加の刻時式ラッチを回路の一部
に組み込むことができる。次いで、これらの追加ラッチ
を使って、回路製造中に回路をテストすることができる
が、タスク切替え中にはセーブまたは復元されない。そ
うした場合、タスク切替え手段は、上記第１の位置及び
第２の位置にある状態ラッチならびに同位置の間にある
状態ラッチに関するデータのみがそこからセーブされ、
またはそこにロードされ、あるいはその両方が行なわれ
るように、機能的処理の間にタスク切替えコマンドの受
領に応答して追加の刻時式ラッチの機能的刻時に割り込
む必要はない。

この論理回路は、上記クロックの機能的刻時のための機
能クロックを生成し、状態ラッチを走査するための走査
クロックを生成するクロック生成機構を含むことができ
る。機能的タスク処理の一時的中断の間に状態ラッチを
走査するため、タスク切替え手段は次に、上記状態ラッ
チに走査クロッりを印加して、その走査連鎖または各走
査連鎖を走査することができる。

複数のラッチ走査連鎖がある場合、各連鎖は、第１の位
置と第２の位置の間に等しい数の状態う、。

チを含むことが好ましい。こうすると、タスク・データ
の走査及び処理が簡単になる。

既存タスクの状態データがセーブされるときにそのタス
クが復元できるように、各走査連鎖中の第２の位置から
のデータをその走査連鎖中の第１の位置にある上記状態
ラッチに選択的にロードするためのフィードバック経路
を設けることができる。こうしたフィードバック経路を
用いると、機能的処理に割り込み、状態ラッチの内容を
セーブし、状態ラッチの内容を復元し、次いで機能的処
理を再開することにより、機能的処理の間に使用される
機能的ソフトウェアのデバッグが行なえる。

後で説明する本発明の特定の例では、論理回路は、デー
タ処理用の統合プロセッサの形をとる。

その際、タスク切替え手段は制御回路を含み、機能的デ
ータ処理はプロセッサ回路によって実行され、上記走査
連鎖は上記制御論理回路と上記プロセッサ回路を通って
延び、上記第１及び第２の位置は、プロセッサ回路中の
走査連鎖の」二記状態ラッチのうちそれぞれ最初のラッ
チと最後のラッチに対応する。

本発明は、レベル感受性走査設計（ＬＳＳＤ）思想に基
づいて設計された論理回路の場合に特に有利である。と
いうのは、このような論理回路に固有のＬＳＳＤ走査連
鎖を修正することにより、最小数の回路を追加するだけ
でタスク切替え機構が実現できるからである。

本発明の第２の態様によれば、上記のようなシステム・
プロセッサとシステム・メモリと論理回路を含むデータ
処理システムにおいて、システム・プロセッサからのタ
スク・セーブ命令の受領に応答して、上記論理回路が実
行するタスクをセーブする方法が提供される。この方法
は、次の諸ステップを含む。

ａ）上記状態ラッチの機能的刻時に割り込むステップ。

ｂ）タスクの機能的状態を定義するデータがラッチされ
る上記ラッチの列の最後にある１つの状態ラッチまたは
隣接する複数の状態ラッチにおける各走査連鎖からデー
タを読み取り、上記データを上記システム・メモリにセ
ーブするステップ。

Ｃ）データが各走査連鎖に沿って、ステップ（ｂ）でそ
こからデータが読み取られる各走査連鎖当りの状態ラッ
チの数に等しいラッチ位置の数だけ走査されるように、
状態ラッチを制御するステップ。及び、 ｄ）上記のラッチの列中のすべての状態ラッチの内容が
上記システム・メモリにセーブされるまで、ステップ（
ｂ）と（Ｃ）を繰り返すステップ。

本発明の第３の態様によれば、上記のようなシステム・
プロセッサとシステム・メモリと論理回路を含むデータ
処理システムにおいて、システム・プロセッサからのタ
スク復元命令の受領に応答して上記論理回路が実行すべ
き、予め定義されたタスクまたは以前にセーブされたタ
スクをロードする方法が提供される。この方法は、次の
諸ステップを含む。

ａ）上記状態ラッチの機能的刻時に割り込むステップ。

ｂ）タスクの機能状態を定義するためのデータを、シス
テム・メモリから、上記機能状態を定義するデータがラ
ッチされる上記ラッチの列の始めにある１つの状態ラッ
チまたは隣接する複数の状態ラッチにおける各走査連鎖
にロードするステップ。

Ｃ）データが各走査連鎖に沿って、ステップ（ｂ）でデ
ータがそこにロードされる各走査連鎖当りのラッチの数
に等しいラッチ位置の数だけ走査されるように、状態ラ
ッチを走査するステップ。

ｄ）″Ｊ：、記ラッチの列中のすべての状態ラッチに上
記システム・メモリからの上記データがロードされるま
で、ステップ（ｂ）と（Ｃ）を繰り返すステップ。及び ｅ）状態ラッチの機能的刻時を復元するステップ。

タスク・セーブ及び復元動作は、上記のようなシステム
・プロセッサとシステム・メモリと論理回路を含むデー
タ処理システムにおいて、ｌ）まず上記のようなタスク
をセーブする方法を実施し、 ｉｉ）続いて、上記のような事前定義されたタスクまた
は以前にセーブされたタスクを復元する方法のステップ
（ｂ）ないしくｅ）を実行する ことによって実施できる。

別法として、論理回路によって実行されている第１のタ
スクをセーブして、システム・プロセッサからのタスク
・セーブ後に復元命令またはデバッグ命令の受領に応答
して実施される、以前にセーブされたタスクまたは同じ
タスクを復元する方法の各ステップを、インタリーブさ
せることもできる。

以下に本発明に基づく論理回路の例と代替例の諸態様と
を、添付の図面を参照しながら説明する。

Ｅ、実施例 次に、本発明に基づく論理回路の具体的な例について説
明する。この特定の例は、レベル感受性走査設計（ＬＳ
ＳＤ）技術に従って設計されたプロセッサの形のもので
ある。

ＬＳＳＤ技術の概要 ＬＳＳＤとは、かなり前から知られ、複雑な回路をテス
トするのに用いられている設計技術である。ＬＳＳＤの
本質は、複雑な回路中の組合せ論理回路をセクションに
分割し、各セクションを状態ラッチで連結することであ
る。これらの状態ラッチは互いに連鎖されて、従来は製
造時の回路テストに使用されてきた走査連鎖をもたらす
。

第１図は、走査連鎖中の３つのシフト・レジスタ・ラッ
チ（ＳＲＬ）段の概略構成図である。ＬＳＳＤ走査連走
査連鎖量初のＳＲＬの入力が回路の最初の入力となり、
最後のＳＲＬの出力が回路の最初の出力となるような、
ＳＲＬの連鎖によって形成される。最初のＳＲＬ以外の
すべてのＳＲＬは、連鎖中の先行するＳＲＬからその走
査入力を受は取る。最後のＳＲＬ以外のすべてのＳＲＬ
は、連鎖中の後続のすべてのＳＲＬに入力を供給する。

また、組合せ論理ブロックＣＬＢ　（ｘ−１，ｙ）、Ｃ
ＬＢ　（ｘ、Ｙ）　、ＣＬＢ　（ｘ＋１．ｙ）　、ＣＬ
Ｂ　（ｘ−Ｌ　　ｙ＋ｔ）、ＣＬＢ　（ｘ、Ｙ＋１）、
ＣＬＢ　（ｘ＋　Ｌ　’Ｉ＋　１）も図に示されている
。

ＬＳＳＤ　　ＳＲＬは２つのラッチＬ１とＬ２から構成
される。どちらのラッチも、活動クロックが低レベルの
とき単一のデータ・ビットを記憶することができる。第
１のラッチＬ１は、２つのデータ人力りとＩ及び２つの
クロック人力ＣとＡを有する。クロック入力は、クロッ
ク生成機構のクロック出力端から直接引き出すこともで
き、またＳＲＬをロードするための動作条件によって決
まる他の機能信号によってゲートされることもできる。

クロックＣが高活動レベルのとき、ラッチＬ１の内容は
データ人力りの値を取る。クロックＡが高活動レベルの
とき、ラッチＬ１の内容は、第１のラッチＬ１がそのデ
ータ入力端Ｉで、走査連鎖中の先行するＳＲＬ　（ＳＲ
Ｌ　（ｘ−１））のＬ２ラッチの出力端から受は取った
データ人力Ｉの値を取る。クロック入力端Ａで正のクロ
ック・パルスを受は取ると、Ｌｌは５ＲＬ（ｘ−１）の
Ｌ２の値を取り、クロック入力端Ｂで後続の正のクロッ
ク・パルスを受は取るとき、その値がＳＲＬ　（ｘ）の
ラッチＬ２に転送される。クロックＣとＡが決して同時
に活動状態にならないことが、ＬＳＳＤの要件である。

第２のラッチＬ２は単一のクロック人力Ｂを有し、第１
のラッチＬ１から直接内部的にそのデータ入力を受は取
る。クロックＢが高活動レベルのとき、ラッチＬ２の内
容はラッチＬ１に記憶された値を取る。ラッチＬ２の内
容は、出力端Ｄｏで利用可能である。

従来のＬＳＳＤ論理回路では、Ａクロックは製造時に回
路をテストするためにだけ必要である。

Ａクロックは、デバイスの主入力端にハードワイヤ接続
され、製造デバイスのテスト中にテスト装置によって駆
動される。Ａクロックの作用は、Ｂクロックとあいまっ
てＬＳＳＤ連鎖を走査することである。走査刻時モード
のとき、ＳＲＬの第１のラッチＬ１は、走査連鎖中で先
行する５ＲＬ（ＳＲＬ　（ｘ−１））のＬ２ラッチの出
力端からその入力データを受は取る。クロック入力端Ａ
で正のクロック・パルスを受は取ると、ＳＲＬ　（ｘ）
のＬ１ラッチは先行するＳＲＬのＬ２ラッチの値を取り
、クロック入力端Ｂで後続の正のクロック・パルスを受
は取るとき、ＳＲＬ　（ｘ）の対応するＬ２にその値が
転送される。

ＳＲＬはまた、タスクの機能的処理中にある役割を果た
す。１つまたは複数のＳＲＬが機能上単一のエンティテ
ィとして働くとき、そのエンティティをレジスタと呼ぶ
。機能的刻時においては、ＳＲＬは、Ｃクロック入力端
とＢクロック入力端でへ交互に一連の正のクロック・パ
ルスを受は取り、したがって、データ入力端りの値がＬ
ｌにロードされ、次いでＬ２にロードされる。タスクの
機能的処理の間、回路の動作状態は任意の時点でレジス
タ中のデータによって記録される。ＳＲＬまたはレジス
タは、走査連鎖を機能的に処理する際に機能的処理では
利用されないある役割を演じる。

本発明に基づく論理回路の例 ＬＳＳＤ論理回路に基づく本発明のこの例では、その回
路の動作状態が、任意の時点でそれに固有のＳＲＬの内
容によって一義的に定義される。本発明は、通常なら製
造時の回路テストの後は何の目的にも利用されないＬＳ
ＳＤ走査連鎖を、タスク切替え機構の基礎として利用す
るものである。

プロセッサの機能状態は、各プロセッサのクロック・サ
イクルごとに変化することができる。この状態は、以前
の状態及び回路への１次入力の関数である。走査連鎖の
少なくとも一部分のＳＲＬの制御を、走査連鎖の少なく
とも一部分が（テスト・データではなくて）それらのＳ
ＲＬの機能的データをシフト・アウト及びシフト・イン
するのに使えるように修正することにより、回路の状態
をいつでもセーブし、後で再開または復元することがで
きる。このようにして、任意のタスクを一時的に中断し
て後で再開することができる。また、所定のまたは以前
にセーブした回路の状態を現状態の代りにロードして、
回路にまったく新しいタスクを実行させることもできる
。このようにして、回路を制御された形で異なるタスク
間で切り替えることができる。

第２図は、ＬＳＳＤ技術で設計したプロセッサ１０の概
略構成図である。プロセッサ１０は、プロセッサ回路１
１、制御回路１２、外部インタフェース回路１３、ＬＳ
ＳＤクロック生成機構１４を含む。図に示したプロセッ
サは、主システム・バス２５を介して接続されたコプロ
セッサである。

バス２５には、図示してないが、主システム・プロセッ
サ、主記憶装置、読取り専用記憶装置、背景記憶装置用
アダプタ、キーボード等が接続されているものとする。

プロセッサ回路１１はプロセッサの計算エンジンであり
、プロセッサ１０によって実行されるタスクを実行する
。制御回路１２は、プロセッサ１０の動作モードを制御
する。制御回路１２は、システム・バス２５から命令線
１６と１８を介して外部インタフェース回路１３を経て
受は取った命令に応答することができる。制御回路１２
は、制御線１９を介してプロセッサ回路１１に制御情報
を供給して、たとえばプロセッサ回路を始動または停止
させるように接続されている。制御回路１２は、ＬＳＳ
Ｄクロック生成機構１４の動作を制御するように、制御
線２０を介して接続されている。外部インタフェース回
路１３は、プロセッサ１０と外部装置の通信を制御する
。図に示すように、外部インタフェース回路１３は、命
令線１６を介してプロセッサ１０に入る命令の流れ、及
びデータ線１５を介してプロセッサ１０に出入りするデ
ータの流れを制御し、また制御線１７を介してバス２５
に接続されている。また外部インタフェース回路１３を
使って、プロセッサ１０を他の外部装置に接続すること
もできる。たとえば、プロセッサ１０が表示アダプタの
一部である場合、外部インタフェース回路１３は、プロ
セッサ１０を表示アダプタ内または表示すブシステム内
の他の装置（図示せず）に接続することができる。ＬＳ
ＳＤクロック生成機横１４は、ＣＬＯＣＫ線２２−２４
を介してプロセッサ１０内の回路１１、１２．１３にす
べてのＬＳＳＤクロックを供給する。ＬＳＳＤクロック
生成機構１４は、通常通りに内部クロック源または外部
クロック源（図示せず）からその１次クロック周波数を
受は取ることができる。

第３図は、プロセッサ１０のＳＲＬを互いに直接連結し
て形成される、走査連鎖３０−３７の概略図である。こ
の場合は８つの走査連鎖があって、それぞれ１次人力３
０ｉ−３７ｉ　（走査入力）で始まり、１次出力３０ｏ
−３７ｏ　（走査出力）で終わっている。第３図に示す
ように、走査連鎖は、制御回路１２とプロセッサ回路１
１を通って延びている。この例では、走査連鎖は外部イ
ンタフェース回路１３を通っていないが、製造時の回路
テストに必要なら、そうすることも可能である。通常の
回路テストでは、走査連鎖全体が走査される。

本発明のこの例では、タスク切替えは、プロセッサ回路
１１中のＳＲＬを含む走査連鎖の部分だけを走査するこ
とによって行なう。実行されるタスクの状態を定義する
のは、プロセッサ回路１１のＳＲＬである。制御回路１
２中のＳＲＬは、プロセッサ１０の動作を制御するので
、走査してはならない。同様に、走査連鎖が外部インタ
フェース回路１３中にまで延びる場合、インタフェース
回路１３はプロセッサ１０に情報を入力しそこから情報
を出力するのに使用されるので、回路１３中のＳＲＬを
走査してはならない。

プロセッサ回路１１中の走査連鎖の一部だけを走査でき
るようにするため、プロセッサ回路１１中に走査連鎖の
最初のレジスタ・ラッチ３９に入る入力データ経路３８
を設け、同様にプロセッサ回路１１中に走査連鎖の最後
のレジスタ・ラッチ４１から出る出力データ経路４０を
設けて、走査連鎖にデータを入力しそこからデータを出
力できるようにする。入力データ経路３８と出力データ
経路４０は、外部インタフェース回路１３を介してバス
２５のデータ線１５に接続されている。プロセッサ回路
１１中の各走査連鎖が等しい数のＳＲＬを含むことが好
ましい。異なる数のＳＲＬでも扱えるが、タスク・デー
タの処理やＳＲＬの走査と処理が複雑になる。

第４図は、第２図に示した論理回路内のクロック生成機
構１４の一部を示す。クロック分割器Ｃ８は、１次クロ
ック人力″ＣＬＯＣＫ　　ＩＮＰＵＴ″″に応答して、
２つのクロック列Ｃ１と０２を発生する。この２つのク
ロック列は、通常（７）ＬＳＳＤ　　Ｂクロック及びＣ
クロックを供給するのに使用する。第４図には、ＬＳＳ
ＤシステムＡクロックを示す線も示しである。図を見る
とわかるように、このクロックはＣＬＯＣＫ　　ＩＮＰ
ＵＴからは生成されず、回路の正常動作中（すなわち製
造時テストの後）はＬＳＳＤシステムＡクロックは非活
動状態になる。

通常のＬＳＳＤ論理回路では、Ａクロック、Ｂクロック
、及びＣクロックが論理回路内のすべてのＳＲＬに供給
される。しかし、本発明による論理回路のこの例では、
制御回路１２で生成されたプロセッサ回路１１中の制御
信号ＴＳＲ８ＴＥＰとＴＳＲＭＯＤＥに基づいて、修正
されたクロック信号Ａ°、Ｂｏ、ＣｏをＳＲＬに供給す
るため、ＡＮＤゲート４２と４３が設けである。回路製
造時にデバイス・テストのためＴＥＳＴＭＯＤＥ信号を
受は取るマルチプレクサ・スイッチを使って、ＬＳＳＤ
システムＡクロックをプロセッサ回路１１のＳＲＬに印
加させる。回路の正常使用時には、ＴＥＳＴＭＯＤＥ信
号は非活動状態であり、したがってＡＮＤゲート４２か
らの出力を使ってＡ９クロックを生成する。

第５図は、第３図の最初の走査連鎖３ｏ中の４つのラッ
チ・レジスタ段ＳＲＬ　（ｉ−１）　、ＳＲＬ　（１）
　、ＳＲＬ　（ｉ＋１）　、ＳＲＬ　（ｉ＋２）を示す
。５ＲＬ（ｉ−１）はプロセッサ回路１１の外部にあり
、他の３段はその内部にある。５ＲＬ（ｉ）と５ＲＬ（
ｉ＋１）のデータ入力端は、マルチプレクサ・スイッチ
４５と４６を介してデータ経路３８中の当該の線に接続
されており、ＴｓＲＭＯＤＥ信号が活動状態のとき、新
しいタスク状態データをそれらのレジスタにロードさせ
る。

５ＲＬ（ｉ−１）の走査クロック入力端は、ＬＳＳＤシ
ステムＡクロックを受は取るように接続されている。Ｓ
ＲＬ　（ｉ）　、ＳＲＬ　（ｉ＋１）、ＳＲＬ　（ｉ＋
２）の走査クロック入力端は、Ａ　’クロックを受は取
るように接続されている。５ＲＬ（ｉ−１）の機能クロ
ック入力端は、Ｃクロックを直接受は取るように接続さ
れている。５ＲＬ（ｉ）とＳＲＬ　（ｉ＋１）の機能ク
ロック入力端は、Ｄ入力端でデータをロードするための
条件と実行すべき動作とに応じて、ゲート回路（図示せ
ず）によってゲートされたＣクロックを受は取るように
接続されている。ＳＲＬ　（ｉ＋２）の機能入力端は　
Ｃｌクロックを受は取るように接続されている。５ＲＬ
（ｉ）のラッチＬ１のＩ入力端は、ＳＲＬ　（ｉ−１）
のＬ２ラッチに直接接続することができ、通常は、５Ｒ
Ｌ（ｉ）のＩ入力は、そのラッチから取る。しかし、デ
バッグ制御信号が活動状態の場合は、マルチプレクサ・
スイッチ４４が、走査連鎖３０の出力端３０ｏのフィー
ドバック経路からのデータを選択する。

上記の各種回路要素の動作は、下記のタスク・セーブ動
作及びタスク復元動作の説明から明らかになるはずであ
る。−殻内に述べると、制御回路工２は、ＴＳＲＭＯＤ
Ｅ信号とＴＳＲ８ＴＥＰ信号を生成して、ＬＳＳＤクロ
ック生成機構１４に、プロセッサ回路１１内だけのＳＲ
Ｌの刻時を機能モードＣ’−Ｂ’刻時から走査モードＡ
”−Ｂ’刻時に変更させ、それによってプロセッサ回路
１１中のＳＲＬ内のデータを走査連鎖のその部分に沿っ
て刻時できるようにする。走査連鎖の他の部分のＳＲＬ
は、正常機能モードで、通常のＣ−Ｂ刻時によって動作
する。本発明のこの例の動作の例を、次にタスク・セー
ブ動作、タスク復元動作、及びタスク・セーブ／復元組
合せ動作に関して示す。

タスク・セーブ動作の例 次に第４図を参照して、第２図及び第３図のプロセッサ
内で実行されるタスク・セーブ動作について説明する。

タスク・セーブ動作は、通常、主システム・プロセッサ
（図示せず）から主システム・バス２５を介して外部イ
ンタフェース回路１３で受は取る、タスク・セーブ命令
によって開始される。この命令は線１８を介して制御回
路１２に渡され、制御回路１２がクロック生成機構１４
への制御信号（ＴＳＲＭＯＤＥ）を活動化する。

クロック生成機構１４は、この制御信号に応答して、プ
ロセッサ回路１１中のＳＲＬへのすべてのＣ°クロック
を使用禁止にして、プロセッサ回路１１内でのすべての
機能的処理を中止させる。それによってプロセッサ１０
の現タスクが停止し、プロセッサ１０の現状態がプロセ
ッサ回路１１のＳＲＬ中に保持される。クロック生成機
構１４は引続きＢ′クロックをプロセッサ回路１１に送
る。

ＳＲＬへの他のクロックがない場合、Ｂ“クロックは、
ＳＲＬラッチ対の第１のラッチの状態がその対の第２の
ラッチに読み込まれることを意味するにすぎないが、第
１のラッチの状態が変化していないので、状態の変化は
起こらない。

プロセッサ回路１１内の各走査連鎖の最後の５ＲＬ４１
からの内容がバス４０を介して読み出され、記憶装置に
記憶される。この例の場合のように、プロセッサ１０が
、バス２５を介して主システム・プロセッサと主システ
ム・メモリに連結されているコプロセッサである場合は
、ＳＲＬから読み出したデータをバス２５を介して主記
憶装置に送り、記憶することができる。

次いで、制御回路１２はもう一つの制御信号（ＴＳＲ５
ＴＥＰ）をクロック生成機構１４に送る。クロック生成
機構１４は、この制御信号に応答して、Ａ°クロックを
活動化してプロセッサ回路１１に入れる。プロセッサ回
路１１へのＡ′クロックは　Ｂ　ｌクロックの間にある
。そのため、プロセッサ回路１１中のＳＲＬの内容が走
査連鎖中でステップ・ダウンされ、各Ａ’−Ｂ“クロッ
ク対が１ステツプをもたらす。ＴＳＲ８ＴＥＰ制御信号
は、走査連鎖中で充分なデータをステップさせるのに必
要なりロック・サイクル数の間、活動状態に保持される
。たとえば８つの走査連鎖があり、タスクが１６ビツト
・データとしてセーブされる場合、ＴＳＲ８ＴＥＰは２
クロツク・サイクルの間活動状態に保たれる。その後、
制御回路１２はＴＳＲ８ＴＥＰ制御信号を非活動化する
。

プロセッサ回路１２の走査連鎖の最下端にある５ＲＬ４
１は、このとき、以前は走査連鎖中のそれらの５ＲＬ４
１のすぐ上のＳＲＬにあったデータを含んでいる。プロ
セッサ・コア走査連鎖の最下端にあるＳＲＬの内容が読
み取られるが、上記のようにそれをメモリにセーブする
こともできる。

タスク・セーブ動作は、ＴＳＲ８ＴＥＰ制御信号の反復
的活動化を続ける。セーブされるタスクは、走査連鎖を
プロセッサ回路の最下端にあるＳＲＬまで流れ下る。各
ＴＳＲ８ＴＥＰ信号の後に、プロセッサ回路１１の最下
端にあるＳＲＬ内のデータが読み取られ、メモリにセー
ブされる。タスク・セーブ動作は、プロセッサ回路１１
中のＳＲＬの全内容が読み取られてメモリにセーブされ
るまで続く。セーブされたタスク・データを次のタスク
復元動作で入力データとして使用して、プロセッサにそ
のタスクをセーブされた地点から再開させることができ
る。さらに、セーブされたタスク・データを、診断のた
め分析することもできる。

タスク・セーブ動作の間、セーブされているタスクを出
力３０ｏ−３７ｏからプロセッサ回路中の最初のＳＲＬ
　（ＳＲＬ　（ｉ））にロードし戻すことにより、その
タスクを同時に復元することもできる。これは、制御信
号（ＤＥＢＵＧ）を制御回路１１からマルチプレクサ・
スイッチ４４に供給して、走査連鎖の終りから（すなわ
ち、第５図で、走査連鎖３０の終り３００から）のフィ
ードバック経路を選択することによって、実施できる。

これは、プロセッサ状況の単純なダンプをプログラム実
行の適当な時点でセーブし、同じタスクの復元によって
それを続行させることができるので、論理回路上で走行
するユーザ・ソフトウェアをデバッグするのに、非常に
有用である。

別法として、あるいはそれに加えて、そのデータの各シ
フトごとに、走査してメモリに出力されるデータの背後
にあるプロセッサのリセット状態または予め定義された
再開状態（たとえば、すべてゼロ）を注入するための、
マルチプレクサを設けることもできる。

上記の動作は本質的に反復的であり、主システム・プロ
セッサからの１つの命令で開始されることを了解された
い。メモリに記憶されるＳＲＬからのデータは、理想的
な場合はメモリ内の連続する位置に記憶され、したがっ
て、後続時間にプロセッサ・タスクを復元するため、プ
ロセッサ１０に確実に戻すことができる。これらの態様
に鑑みて、タスク・セーブ命令は、主システム・プロセ
ッサからの命令ストリングの形を取ることが好ましい。

こうした命令は、当技術分野では周知であり、ここで詳
しく説明する必要はないが、タスクを開始するのに１つ
の命令しか要らないので、非常に効率がよい。データ・
パスを介して供給されるデータの連続するワードが、主
システム・メモリの連続するメモリ位置に記憶される。

タスク・セーブ動作の終りに、制御回路はＴＳＲＭＯＤ
Ｅ制御信号を非活動化し、プロセッサは、リセット状態
または所定の再開状態で再開する。

別法として、タスク・セーブ動作の終りにタスク復元動
作をただちに開始して、プロセッサ回路１１に新しいタ
スクをロードすることもできる。

この場合は、制御回路１２はＴＳＲＭＯＤＥ制御信号を
活動レベルに維持し、タスク復元動作を開始してプロセ
ッサ回路１１に新しいタスクをロードする。

タスク復元動作の例 次に、第５図を参照しながら、第２図及び第３図のプロ
セッサで実行されるタスク復元動作について説明する。

タスク復元動作は、通常、外部インタフェース回路１３
で受は取った主システム・プロセッサ（図示せず）から
のタスク復元命令によって開始される。この命令は、線
１８を介して制御回路１２に渡されて、クロック生成機
構１４への制御信号（ＴＳＲＭＯＤＥ）を活動化させる
。

クロック生成機構は、この制御信号に応答して、プロセ
ッサ回路中のＳＲＬへのすべてのＣｆクロ’ｙりを非活
動化して、プロセッサ回路のすべての動作を停止させる
。クロック生成機構１４は、上記のタスク・セーブ動作
の場合と同様に、プロセッサ回路１１にＢ″クロツク送
り続ける。

タスク復元動作は、ゲートされたＣクロックを使って、
プロセッサ回路の最上端にある５ＲＬ３９に、新しいタ
スクのためのデータ経路３８からのデータの最初の項目
をロードすることによって始める。次いで、制御回路１
２は、クロック生成機構１４への別の制御信号（ＴＳＲ
８ＴＥＰ）を活動化させる。この制御信号に応答して、
ゲートされたＣクロックが非活動化され、クロック生成
機構１４がＬＳＳＤ　　Ａ’クロックを活動化して、プ
ロセッサ回路１１に入れる。プロセッサ回路１１に入る
Ａ′クロックは　Ｂ　ｙクロックの間にくる。そのため
、プロセッサ回路１１中のＳＲＬの内容が、走査連鎖中
をステップ・ダウンされ、各Ａ’−Ｂ’クロック対が１
ステツプをもたらす。

ＴＳＲ８ＴＥＰ制御信号は、走査連鎖中で充分なデータ
をステップさせるのに必要なりロック・サイクル数の間
、活動状態に保持される。たとえば、８つの走査連鎖が
あり、タスクが１６ビツト・データとしてロードされる
場合、ＴＳＲ８ＴＥＰは２クロツク・サイクルの間、活
動状態に保たれる。

次いで、制御回路１２はＴＳＲ８ＴＥＰ制御信号を非活
動化する。プロセッサ回路１１の走査連鎖の最上端にあ
るＳＲＬに以前にロードされた、新しいタスクのための
データの最初の項目は、走査し、て、走査連鎖中のそれ
らのＳＲＬのすぐ下のＳＲＬに入れられている。新しい
タスクのためのデータの次の項目が、プロセッサ回路の
走査連鎖の最下端にあるＳＲＬにロードされる。タスク
復元動作は、ＴＳＲ８ＴＥＰ制御信号の反復的活動化を
続ける。各ＴＳＲ８ＴＥＰ信号の後に、新しいタスクの
ためのデータの新しい項目が、プロセッサ回路１１の走
査連鎖の最上端にあるＳＲＬにロードされる。タスク復
元動作は、新しいタスクが古いタスクに完全に置き換わ
るまで続く。次いで、制御回路１２はＴＳＲＭＯＤＥ信
号を非活動化し、プロセッサ１０は新しいタスクを再開
して続行する。

第５図に示した配置では、バス３８からのデータは、５
ＲＬ（ｉ）とＳＲＬ　（ｉ＋１）のＤ入力にゲートされ
る。しかし、別法として、データが■経路を介してそれ
らのＳＲＬにゲートされるように、ＳＲＬを配列するこ
とも可能である。

タスク復元動作は、上記のタスク・セーブ動作の場合と
同様に、ＳＲＬにロードされるデータが隣り合った記憶
位置に正しい順序で記憶されている場合に、１つの命令
ストリングで開始できることを了解されたい。

タスク・セーブ／復元組合せ動作の例 ストリング命令を利用したい場合、タスク・セーブ／復
元組合せ動作を実施する好ましいやり方は、タスク・セ
ーブ命令を実行し、それに続いてタスク復元動作を行な
うものである。

しかし、タスク・セーブ動作とタスク復元動作をインタ
リーブすることも可能である。インタリーブされた動作
は、上記の個別の動作と非常に類似している。ＴＳＲＭ
ＯＤＥが活動状態の間に行なわれる反復シーケンスは、
次の通りである。

１）プロセッサ回路１１の最下端の５ＲＬ４１からデー
タを読み取る。

２）必要なりロック・サイクル数の間、ＴＳＲ８ＴＥＰ
を活動化する。

３）プロセッサ回路１１の最上端の５ＲＬ３９にデータ
をロードする。

タスク・セーブ／復元組合せ動作は、新しいタスクが古
いタスクに完全に置き換わるまで続く。

次いで、制御回路はＴＳＲＭＯＤＥ制御信号を非活動化
し、プロセッサは再開して新しいタスクを続行する。

ストリング命令を利用して、ＳＲＬに挿入すべきデータ
をシステム・メモリからバス２５を介して転送し、かつ
インタリーブされたタスク・セーブ動作及びタスク復元
動作を使用したい場合、プロセッサ１０内に一時バッフ
ァ・メモリを設ける必要がある。こうしたバッファを設
けると、インタリーブされたタスク・セーブ及び復元命
令を実行する前に、ストリング命令を使ってＳＲＬに挿
入スべきデータをシステム・メモリから転送することが
できる。この手法は、タスク・セーブ動作をタスク復元
動作が別々の場合よりも速いタスク切替えが可能である
が、追加のバッファが必要である。

上記の本発明の例では、従来は製造時の回路テストでの
み使用されていたＬＳＳＤ走査連鎖を使って、ＬＳＳＤ
ＳＳ上ッサの現タスクをセーブし、新しいタスクをロー
ドすることが可能である。機能的処理中のプロセッサの
タスクまたは状態は、プロセッサ回路１１内のＳＲＬま
たはレジスタによって定義される。プロセッサの現タス
クは、プロセッサを停止し、プロセッサ回路１１内のＳ
ＲＬまたはレジスタを読み取り、その内容をメモリに記
憶することによってセーブされる。プロセッサに対する
新しいタスクは、プロセッサを停止し、プロセッサ回路
１１内のＳＲＬまたはレジスタに入力データ・ストリー
ムからのデータをロードすることによってロードされる
。ロードされた入力データ・ストリームは予め定義され
たまたは前にセーブされたプロセッサ・タスクを表し、
「復元」されたと言われる。タスク・セーブ及び復元動
作は、別々のタスク・セーブ動作とタスク復元動作によ
っても、あるいはプロセッサ回路１１内のＳＲＬまたは
レジスタをリンクするＬＳＳＤ走査連鎖中でデータを制
御しながらステップさせることによっても実行できる。

本発明は、多重処理環境中でタスクを実行するのに適し
た論理回路に一般に適用できる。本発明が特に適用可能
な１つの回路クラスは、コプロセッサ及びコブロセッシ
ング論理回路用のものである。

第９図に、表示アダプタ１０の形の、本発明による論理
回路用の可能な応用例を示す。第９図は、通常の多重タ
スク処理プロセッサの形の中央演算処理装置８０と、シ
ステム・バス２５を介してそれに接続された表示アダプ
タ１０を含めて他のいくつかの装置を含む。システム・
バスは、データ・バス９０、アドレス・バス９１、制御
バス９２を含む。システム・バスには、ランダム・アク
セス・メモＩＪＲＡＭ８２及び読取り専用記憶装置８１
が接続されている。システム・バスをディスク装置など
の周辺装置８４に接続するための入出力アダプタ８３が
設けである。同様に、ワークステーションを外部プロセ
ッサ（たとえば、ホスト・コンピュータ）に接続するた
めの通信アダプタ８５が設けである。キーボード８７は
、キーボード・アダプタ８６を介してシステム・バスに
接続されている。表示アダプタ１０は、表示装置９３上
でのデータの表示を制御するために使用される。動作に
際しては、ＣＰＵはシステム・バスを介して表示アダプ
タにコマンドを出して、表示処理タスクを実行させる。

実行されるタスクの変更を必要とする場合は、プロセッ
サは、システム・バスを介して適当なタスク切替え命令
を出す。

本発明は上記の特定の例に限定されるものではなく、本
発明の範囲内で多数の変更及び追加が可能なことを理解
されたい。

たとえば、上記の特定の例はＬＳＳＤ技術で実施されて
いるが、走査連鎖は適切な技術ならどんな技術で実施し
てもよい。たとえば、第９図は、走査入力”５ＣＡＮ″
でマルチプレクサを制御することにより、組合せ回路ブ
ロックＣＬＢ　（ｘ。

ｙ）の隣接ブロックからデータをラッチするのか、先行
のＤラッチからデータをラッチするのかを選択するとい
う、エツジ・トリガ式Ｄラッチ（たとえばＤＸ）、から
形成される走査連鎖を示している。

上記の特定の例では、８つの走査連鎖を使用し、データ
経路４５と４７のデータ幅は１６ビツトであったが、異
なる走査連鎖数や異なるデータ幅を使用することも可能
である。

Ｆ０発明の効果 上記のように、本発明は、複雑な論理回路の場合でも、
タスク切替えが確実かつ効率的に実行できる機構を提供
する。

【図面の簡単な説明】

第１図は、ＬＳＳＤ論理回路用のシフト・レジスタ・ラ
ッチ段の概略図である。 第２図は、ＬＳＳＤＳＳ上ッサの形の本発明の１例の概
略構成図である。 第３図は、第２図のＬＳＳＤＳＳ上ッサの走査連鎖の概
略図である。 第４図は、第２図のＬＳＳＤＳＳ上ッサのクロック生成
機構の一部分の概略図である。 第５図は、第３図の走査連鎖の一部分の概略構成図であ
る。 第６図は、第２図及び第３図のプロセッサでのタスク・
セーブ動作の信号波形図である。 第７図は、第２図及び第３図のプロセッサでのタスク復
元動作の信号波形図である。 第８図は、第２図及び第３図のプロセッサを表示アダプ
タとして組み込んだパーソナル・コンピュータ・システ
ムの概略構成図である。 第９図は、本発明の別の例の走査連鎖の概略構成図であ
る。 １０・・・・プロセッサ、１１・・・・プロセッサ回路
、１２・・・・制御回路、１３・・・・外部インタフェ
ース回路、１４・・・・ＬＳＳＤクロック生成機構、１
５・・・・データ線、１θ、１８・・・・命令線、１７
．２０・・・・制御線、２２〜２４・・・・ＣＬＯＣＫ
線、２５・・・・システム・バス、３０〜３７・・・・
走査連鎖、３８・・・・入力データ経路、３９．４１・
・・・レジスタ・ラッチ、４０・・・・出力データ経路
。 ＦＩｏ、　２ ＦＩＧ、　１ ＩＧ

Claims (1)

1. 【特許請求の範囲】 複数の刻時式状態ラッチ（ＳＲＬ）と、タスクの機能的
   処理を行なうための組合せ論理回路（ＣＬＢ）とを含む
   、多重タスク処理環境でタスク処理を行なうための論理
   回路であって、 （ａ）状態ラッチの内容がタスクの現状態を定義し、（
   ｂ）タスクは、状態ラッチの機能的刻時（Ｃ’−Ｂ’）
   に応答して、組合せ論理回路によって処理され、 （ｃ）状態ラッチはさらに、ラッチの少なくとも１つの
   走査可能な連鎖を形成するように相互接続されており、 （ｄ）前記論理回路はさらにタスク切替え手段を含み、 （ｅ）前記タスク切替え手段は、機能的処理中にタスク
   切替えコマンドの受領に応答して、状態ラッチの機能的
   刻時を中断し、それによって機能的タスク処理を一時的
   に中止し、前記中止の間にその走査連鎖の状態ラッチま
   たは各走査連鎖を走査させ、それによって、タスクの状
   態を定義する状態ラッチの既存内容を状態ラッチからセ
   ーブし、またはタスク状態を定義する新しい内容を状態
   ラッチにロードし、あるいはその両方を行なえるように
   することを特徴とする、 論理回路。