JPH1097461A - メモリ用マルチ・スレッド・セル - Google Patents
メモリ用マルチ・スレッド・セルInfo
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- JPH1097461A JPH1097461A JP9175996A JP17599697A JPH1097461A JP H1097461 A JPH1097461 A JP H1097461A JP 9175996 A JP9175996 A JP 9175996A JP 17599697 A JP17599697 A JP 17599697A JP H1097461 A JPH1097461 A JP H1097461A
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30116—Shadow registers, e.g. coupled registers, not forming part of the register space
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- G06—COMPUTING OR CALCULATING; COUNTING
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 単一プロセッサをもち、複数のスレッドが使
用されるマルチ・スレッド・コンピュータ・システムで
使用するための、マルチ・スレッド・メモリ（及び関連
方法）を提供する。 【解決手段】 マルチ・スレッド・メモリは、マルチ・
スレッド記憶セル、選択されたマルチ・スレッド記憶セ
ルに情報を供給する、少なくとも１つの書き込みデコー
ダ、及び選択されたマルチ・スレッド記憶セルから情報
をアクセスする、少なくとも１つの読み取りデコーダを
含む。各マルチ・スレッド記憶セルは、Ｎ≧２である、
Ｎ個の記憶素子を含み、Ｎ個の記憶素子の各々は、スレ
ッド対応内容を有する。また各マルチ・スレッド記憶セ
ルは、セル内の記憶素子に情報を供給する書き込みイン
タフェース、及びセル内の記憶素子から情報を読み取る
読み取りインタフェースを含む。
用されるマルチ・スレッド・コンピュータ・システムで
使用するための、マルチ・スレッド・メモリ（及び関連
方法）を提供する。 【解決手段】 マルチ・スレッド・メモリは、マルチ・
スレッド記憶セル、選択されたマルチ・スレッド記憶セ
ルに情報を供給する、少なくとも１つの書き込みデコー
ダ、及び選択されたマルチ・スレッド記憶セルから情報
をアクセスする、少なくとも１つの読み取りデコーダを
含む。各マルチ・スレッド記憶セルは、Ｎ≧２である、
Ｎ個の記憶素子を含み、Ｎ個の記憶素子の各々は、スレ
ッド対応内容を有する。また各マルチ・スレッド記憶セ
ルは、セル内の記憶素子に情報を供給する書き込みイン
タフェース、及びセル内の記憶素子から情報を読み取る
読み取りインタフェースを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、表面面積の効率的
使用に関して最適な数のトランジスタを含むマルチ・ス
レッド記憶素子／セルに関連し、これらのトランジスタ
は、マルチ・スレッド素子／セルの入出力を制御する回
路を構成する。更に詳細に述べれば、本発明は、マイク
ロプロセッサ内に機能性の高いマルチ・スレッド・メモ
リを構成する、マルチ・スレッド記憶素子／セルに関連
する。
使用に関して最適な数のトランジスタを含むマルチ・ス
レッド記憶素子／セルに関連し、これらのトランジスタ
は、マルチ・スレッド素子／セルの入出力を制御する回
路を構成する。更に詳細に述べれば、本発明は、マイク
ロプロセッサ内に機能性の高いマルチ・スレッド・メモ
リを構成する、マルチ・スレッド記憶素子／セルに関連
する。
【０００２】
【従来の技術】コンピュータ・アーキテクチャが常に目
指すものは、処理速度の改善、即ちプロセッサの利用度
及び（又は）システム・スループットの改善である。ノ
イマン型（ｖｏｎ Ｎｅｕｍａｎｎ）アーキテクチャと
して知られる、最も一般的なプロセッサ・アーキテクチ
ャでは、プログラムが設定したシーケンスに従って命令
が順次実行される。このようなプロセッサは、単一スレ
ッドであると言われる。
指すものは、処理速度の改善、即ちプロセッサの利用度
及び（又は）システム・スループットの改善である。ノ
イマン型（ｖｏｎ Ｎｅｕｍａｎｎ）アーキテクチャと
して知られる、最も一般的なプロセッサ・アーキテクチ
ャでは、プログラムが設定したシーケンスに従って命令
が順次実行される。このようなプロセッサは、単一スレ
ッドであると言われる。
【０００３】ある種の命令は、プロセッサをアイドル状
態にする。例えば論理演算が実行される前に、データを
リモート位置からプロセッサのレジスタの１つ又は複数
に読み取るように命令が要求したとき、リモート位置に
記憶されているデータの読み取りに費やされる時間中
は、プロセッサがアイドル状態になる。この状況は、メ
モリ待ち時間と呼ばれる。
態にする。例えば論理演算が実行される前に、データを
リモート位置からプロセッサのレジスタの１つ又は複数
に読み取るように命令が要求したとき、リモート位置に
記憶されているデータの読み取りに費やされる時間中
は、プロセッサがアイドル状態になる。この状況は、メ
モリ待ち時間と呼ばれる。
【０００４】メモリ待ち時間の更に詳細な例は、プロセ
ッサがキャッシュ・メモリからデータを読み取ろうとす
るときである。データがキャッシュ内に存在しない場
合、即ちキャッシュ・ミスがある場合、プロセッサは、
そのデータをもっと速度が遅いリモート・メモリから読
み取る必要がある。こうしてメモリ待ち時間が発生す
る。
ッサがキャッシュ・メモリからデータを読み取ろうとす
るときである。データがキャッシュ内に存在しない場
合、即ちキャッシュ・ミスがある場合、プロセッサは、
そのデータをもっと速度が遅いリモート・メモリから読
み取る必要がある。こうしてメモリ待ち時間が発生す
る。
【０００５】メモリ待ち時間に対処する方法の１つは、
これを許容することである。このメモリ待ち時間を許容
する技術の１つが、マルチ・スレッド処理である。マル
チ・スレッド・プロセッサは、命令によってプロセッサ
がアイドル状態になるとき、例えばメモリ待ち時間条件
が発生したときを認識し、メモリ待ち時間を起こした命
令から別の命令に、前の命令と関係なく切り替えること
ができる。前の命令は第１のスレッドと見なされ、後の
命令は第２のスレッドと見なされる。スレッドは、「コ
ンテキスト」と呼ばれる場合もある。第２のスレッド
に、プロセッサをアイドル状態にする操作が含まれてい
る場合、プロセッサは第２のスレッドを保留にして、第
３のスレッドに切り替える。ある時点で、プロセッサを
アイドル状態にしたスレッドの準備が整う。例えばメモ
リ待ち時間状態が終了する。この時点で、プロセッサは
これらのスレッドに戻ることができる。１つのスレッド
から次のスレッドに切り替えることにより、プロセッサ
は、アイドル状態になる時間の長さを最小にすることが
できる。言い替えると、プロセッサはビジー状態である
時間の長さを最大にできる。
これを許容することである。このメモリ待ち時間を許容
する技術の１つが、マルチ・スレッド処理である。マル
チ・スレッド・プロセッサは、命令によってプロセッサ
がアイドル状態になるとき、例えばメモリ待ち時間条件
が発生したときを認識し、メモリ待ち時間を起こした命
令から別の命令に、前の命令と関係なく切り替えること
ができる。前の命令は第１のスレッドと見なされ、後の
命令は第２のスレッドと見なされる。スレッドは、「コ
ンテキスト」と呼ばれる場合もある。第２のスレッド
に、プロセッサをアイドル状態にする操作が含まれてい
る場合、プロセッサは第２のスレッドを保留にして、第
３のスレッドに切り替える。ある時点で、プロセッサを
アイドル状態にしたスレッドの準備が整う。例えばメモ
リ待ち時間状態が終了する。この時点で、プロセッサは
これらのスレッドに戻ることができる。１つのスレッド
から次のスレッドに切り替えることにより、プロセッサ
は、アイドル状態になる時間の長さを最小にすることが
できる。言い替えると、プロセッサはビジー状態である
時間の長さを最大にできる。
【０００６】一般的にスレッド即ちコンテキストは、プ
ログラム・カウンタ、レジスタ・セット（記憶素子）、
ならびにレジスタ・セット用の複数の書き込みポート及
び複数の読み取りポートを含む。これを図１に示す。
ログラム・カウンタ、レジスタ・セット（記憶素子）、
ならびにレジスタ・セット用の複数の書き込みポート及
び複数の読み取りポートを含む。これを図１に示す。
【０００７】図１は、２つのスレッドをもつ記憶アレイ
内のセルを示す。セルは標準の記憶素子で構成される。
スレッド０は、複数の書き込みポート２、１個の記憶素
子４、及び複数の読み取りポート６で構成される。スレ
ッド１は、複数の書き込みポート８、１個の記憶素子１
０、及び複数の読み取りポート１２で構成される。書き
込みポート及び読み取りポートの数は、記憶素子への書
き込みや素子からの読み取りを実行するそれぞれの機能
ユニットの数により決まる。
内のセルを示す。セルは標準の記憶素子で構成される。
スレッド０は、複数の書き込みポート２、１個の記憶素
子４、及び複数の読み取りポート６で構成される。スレ
ッド１は、複数の書き込みポート８、１個の記憶素子１
０、及び複数の読み取りポート１２で構成される。書き
込みポート及び読み取りポートの数は、記憶素子への書
き込みや素子からの読み取りを実行するそれぞれの機能
ユニットの数により決まる。
【０００８】図１に示すような従来の記憶アレイでは、
スレッド１の記憶素子への書き込みと同時に、スレッド
０の記憶素子への書き込みが可能である。同様に、スレ
ッド０の記憶素子用と、スレッド１の記憶素子用の読み
取りポートを別々にもつことにより、スレッド０及びス
レッド１の各々から、データを同時に読み取ることが可
能になる。これは、それぞれ書き込み独立性及び読み取
り独立性と呼ばれる。
スレッド１の記憶素子への書き込みと同時に、スレッド
０の記憶素子への書き込みが可能である。同様に、スレ
ッド０の記憶素子用と、スレッド１の記憶素子用の読み
取りポートを別々にもつことにより、スレッド０及びス
レッド１の各々から、データを同時に読み取ることが可
能になる。これは、それぞれ書き込み独立性及び読み取
り独立性と呼ばれる。
【０００９】超大規模集積回路（「ＶＬＳＩ」）の領域
では、集積回路が形式されるチップの表面面積の経済的
利用が非常に重要である。周知のようにＶＬＳＩ技術が
進歩するにつれて、より小さな集積回路上により沢山の
デバイスが形成される、即ちトランジスタ密度が増加し
ている。２つの主要な要因がトランジスタ密度に影響す
る。即ち、トランジスタ・サイズと、トランジスタの相
互接続に必要な配線数である。配線数は、実装される特
定の回路（複数）の関数である。配線サイズの縮小、及
び（容量結合、又は混信を防ぐために必要な）配線の最
小間隔の問題は、トランジスタ・サイズの縮小化ほどに
は重要ではなかった。チップ上のトランジスタで構成さ
れる特定の回路において、配線の相互接続によって使用
される表面面積を扱うこの問題は、一般的に回路の「配
線配置性」と称される。即ち、回路は「配線が制約され
る」と考えられている。実際に特定の回路について、ト
ランジスタを１つ減らして表面面積の使用を削減する
と、トランジスタ自身が使用する表面面積の削減より、
関連する配線の相互接続で使用する表面面積の削減が貢
献する方が大きい。
では、集積回路が形式されるチップの表面面積の経済的
利用が非常に重要である。周知のようにＶＬＳＩ技術が
進歩するにつれて、より小さな集積回路上により沢山の
デバイスが形成される、即ちトランジスタ密度が増加し
ている。２つの主要な要因がトランジスタ密度に影響す
る。即ち、トランジスタ・サイズと、トランジスタの相
互接続に必要な配線数である。配線数は、実装される特
定の回路（複数）の関数である。配線サイズの縮小、及
び（容量結合、又は混信を防ぐために必要な）配線の最
小間隔の問題は、トランジスタ・サイズの縮小化ほどに
は重要ではなかった。チップ上のトランジスタで構成さ
れる特定の回路において、配線の相互接続によって使用
される表面面積を扱うこの問題は、一般的に回路の「配
線配置性」と称される。即ち、回路は「配線が制約され
る」と考えられている。実際に特定の回路について、ト
ランジスタを１つ減らして表面面積の使用を削減する
と、トランジスタ自身が使用する表面面積の削減より、
関連する配線の相互接続で使用する表面面積の削減が貢
献する方が大きい。
【００１０】発明者達は、読み取り又は書き込みの独立
性に関連する費用を評価した。即ち同時スレッド読み取
り機能、又は書き込み機能に関連する費用を、各記憶素
子の書き込みポートの構成に必要なトランジスタの数、
及び関連する配線配置性に関して評価した。
性に関連する費用を評価した。即ち同時スレッド読み取
り機能、又は書き込み機能に関連する費用を、各記憶素
子の書き込みポートの構成に必要なトランジスタの数、
及び関連する配線配置性に関して評価した。
【００１１】従来の技術では、読み取り独立性及び書き
込み独立性は、マルチ・スレッド・メモリに絶対的に必
要であると想定されていた。発明者達は、この従来の技
術において支配的な想定が誤りであることを明らかに
し、全体又は一部分で読み取り及び（又は）書き込み独
立性をなくすことにより、このような従来の技術のシス
テムの性能を改善する設計を開発した。我々は、これら
の従来の技術の想定が、マルチ・スレッド・メモリ上で
実際上不必要な表面面積の消費を強制していることを明
らかにした。
込み独立性は、マルチ・スレッド・メモリに絶対的に必
要であると想定されていた。発明者達は、この従来の技
術において支配的な想定が誤りであることを明らかに
し、全体又は一部分で読み取り及び（又は）書き込み独
立性をなくすことにより、このような従来の技術のシス
テムの性能を改善する設計を開発した。我々は、これら
の従来の技術の想定が、マルチ・スレッド・メモリ上で
実際上不必要な表面面積の消費を強制していることを明
らかにした。
【００１２】発明者達は、特にマルチ・スレッド・プロ
セッサでは、（実際上）読み取り独立性はほとんど使用
されない機能であることを明らかにした。マルチ・スレ
ッド・プロセッサは、一度に１つのスレッドからしか読
み取りができない。したがって、マルチ・スレッド・プ
ロセッサ自身、そのレジスタ・セットの読み取り独立性
を全く要求しない。複数のマルチ・スレッド・プロセッ
サが並列的に動作している環境では、プロセッサのレジ
スタ・セットに読み取り独立性が要求される状況がまれ
に発生する可能性がある。このような状況では、第１の
プロセッサが第１のスレッドから読み取っている間、第
２のプロセッサは、第１のプロセッサの第２のスレッド
からリモート・メモリ読み取りを実行する。我々は、読
み取り独立性を削除することで生じる不都合な結果は、
実際上無視できるものであり、除去できるトランジスタ
が消費していた表面面積を大きく節約できることを明ら
かにした。
セッサでは、（実際上）読み取り独立性はほとんど使用
されない機能であることを明らかにした。マルチ・スレ
ッド・プロセッサは、一度に１つのスレッドからしか読
み取りができない。したがって、マルチ・スレッド・プ
ロセッサ自身、そのレジスタ・セットの読み取り独立性
を全く要求しない。複数のマルチ・スレッド・プロセッ
サが並列的に動作している環境では、プロセッサのレジ
スタ・セットに読み取り独立性が要求される状況がまれ
に発生する可能性がある。このような状況では、第１の
プロセッサが第１のスレッドから読み取っている間、第
２のプロセッサは、第１のプロセッサの第２のスレッド
からリモート・メモリ読み取りを実行する。我々は、読
み取り独立性を削除することで生じる不都合な結果は、
実際上無視できるものであり、除去できるトランジスタ
が消費していた表面面積を大きく節約できることを明ら
かにした。
【００１３】発明者達は、同様にいくつかのアプリケー
ションでは、データを複数のスレッドの記憶素子に同時
に書き込むことは実際上あまり頻繁に発生しないので、
利点はほとんどないことを明らかにした。むしろデータ
をスレッド１の記憶素子に書き込むこととは非同期に、
データをスレッド０の記憶素子に書き込むことの方がよ
ほど一般的である。我々は、以上より書き込み独立性に
あまり重要な機能性はないので、著しく不都合な結果が
生じることなく、表面面積の経済性を改善できることを
明らかにした。
ションでは、データを複数のスレッドの記憶素子に同時
に書き込むことは実際上あまり頻繁に発生しないので、
利点はほとんどないことを明らかにした。むしろデータ
をスレッド１の記憶素子に書き込むこととは非同期に、
データをスレッド０の記憶素子に書き込むことの方がよ
ほど一般的である。我々は、以上より書き込み独立性に
あまり重要な機能性はないので、著しく不都合な結果が
生じることなく、表面面積の経済性を改善できることを
明らかにした。
【００１４】
【発明が解決しようとする課題】上記より、本発明の目
的は、従来の技術の問題点の解決にある。
的は、従来の技術の問題点の解決にある。
【００１５】本発明の目的は、集積回路チップの表面面
積の消費に優れた経済性をもつ、汎用レジスタなどのマ
ルチ・スレッド・メモリを作成することである。
積の消費に優れた経済性をもつ、汎用レジスタなどのマ
ルチ・スレッド・メモリを作成することである。
【００１６】本発明の目的は、最適な最小数のトランジ
スタで形成される、マルチ・スレッド・メモリを実現す
ることである。
スタで形成される、マルチ・スレッド・メモリを実現す
ることである。
【００１７】本発明の目的は、記憶素子（マルチ・スレ
ッド・セルのスレッドに対応する）用の読み取り及び書
き込みポートの形成に必要な、最適な最小数のトランジ
スタで構成される、マルチ・スレッド・メモリを実現す
ることである。この目的は、読み取り独立性、及び書き
込み独立性の機能的利点は無視できるほど小さいのもの
であり、これらの独立性を選択的に削除しても不都合な
結果はほとんど生ぜず、これらの独立性を削除すること
によって関連する配線配置性が改善され、その結果表面
面積の経済性が改善されるという認識に基づいている。
ッド・セルのスレッドに対応する）用の読み取り及び書
き込みポートの形成に必要な、最適な最小数のトランジ
スタで構成される、マルチ・スレッド・メモリを実現す
ることである。この目的は、読み取り独立性、及び書き
込み独立性の機能的利点は無視できるほど小さいのもの
であり、これらの独立性を選択的に削除しても不都合な
結果はほとんど生ぜず、これらの独立性を削除すること
によって関連する配線配置性が改善され、その結果表面
面積の経済性が改善されるという認識に基づいている。
【００１８】
【課題を解決するための手段】発明者達が、上記で明ら
かにしたことから、上記の目的を満たす本発明の展開と
して、一度に１つのスレッドを処理する単一プロセッサ
をもち、複数のスレッドを使用するマルチ・スレッド・
コンピュータ・システムにおける、マルチ・スレッド・
メモリを提供する。このマルチ・スレッド・メモリは、
複数のマルチ・スレッド記憶セルと、マルチ・スレッド
記憶セル中の選択された１つに情報を供給する少なくと
も１つの書き込みデコーダと、マルチ・スレッド記憶セ
ル中の選択された１つから情報をアクセスする少なくと
も１つの読み取りデコーダとを含む。各マルチ・スレッ
ド記憶セルは、Ｎ≧２であるＮ個の記憶素子を含み、前
記Ｎ個の記憶素子の各々は、スレッド対応内容をもつ。
またこの記憶セルは、書き込みインタフェースを含み、
このインタフェースは前記少なくとも１つの書き込みデ
コーダと作動状態で接続され、前記複数の記憶素子に情
報を提供する。更にこの記憶セルは、読み取りインタフ
ェースを含み、このインタフェースは前記少なくとも１
つの読み取りデコーダと作動状態で接続され、前記複数
の記憶素子から情報を読み取る。前記読み取り及び書き
込みインタフェースの少なくとも１つが、少なくとも部
分的に、対応するスレッドを識別することによって、前
記スレッド対応内容の１つを選択し、セル内のスレッド
対応内容選択を実行する。
かにしたことから、上記の目的を満たす本発明の展開と
して、一度に１つのスレッドを処理する単一プロセッサ
をもち、複数のスレッドを使用するマルチ・スレッド・
コンピュータ・システムにおける、マルチ・スレッド・
メモリを提供する。このマルチ・スレッド・メモリは、
複数のマルチ・スレッド記憶セルと、マルチ・スレッド
記憶セル中の選択された１つに情報を供給する少なくと
も１つの書き込みデコーダと、マルチ・スレッド記憶セ
ル中の選択された１つから情報をアクセスする少なくと
も１つの読み取りデコーダとを含む。各マルチ・スレッ
ド記憶セルは、Ｎ≧２であるＮ個の記憶素子を含み、前
記Ｎ個の記憶素子の各々は、スレッド対応内容をもつ。
またこの記憶セルは、書き込みインタフェースを含み、
このインタフェースは前記少なくとも１つの書き込みデ
コーダと作動状態で接続され、前記複数の記憶素子に情
報を提供する。更にこの記憶セルは、読み取りインタフ
ェースを含み、このインタフェースは前記少なくとも１
つの読み取りデコーダと作動状態で接続され、前記複数
の記憶素子から情報を読み取る。前記読み取り及び書き
込みインタフェースの少なくとも１つが、少なくとも部
分的に、対応するスレッドを識別することによって、前
記スレッド対応内容の１つを選択し、セル内のスレッド
対応内容選択を実行する。
【００１９】また単一のプロセッサをもち、複数のスレ
ッドを使用する、マルチ・スレッド・コンピュータ・シ
ステムに組み込まれた複数のマルチ・スレッド記憶セル
で構成されるマルチ・スレッド・メモリに使用される、
スレッド選択方法を提供することによって、本発明の目
的が達成される。前記単一プロセッサは、一度に１つの
スレッドを処理し、前記プロセッサは、マルチ・スレッ
ド記憶セルの選択された１つに情報を提供する少なくと
も１つの書き込みデコーダと、マルチ・スレッド記憶セ
ルの選択された１つから情報をアクセスする少なくとも
１つの読み取りデコーダとを含む。各マルチ・スレッド
記憶セルは、Ｎ個の記憶素子を含む。ここで、Ｎ≧２で
あり、前記Ｎ個の記憶素子の各々は、スレッド対応内容
をもつ。またこの記憶セルは、前記少なくとも１つの書
き込みデコーダと作動状態で接続され、前記複数の記憶
素子に情報を提供する書き込みインタフェースと、前記
少なくとも１つの読み取りデコーダと作動状態で接続さ
れ、前記複数の記憶素子から情報を読み取る読み取りイ
ンタフェースとを含む。スレッド選択方法には、各前記
Ｎ個の記憶素子にスレッド対応内容を提供するステップ
と、少なくとも部分的には対応するスレッドを識別する
ことによって、前記複数のスレッド対応内容の１つをセ
ル内で選択するステップと、少なくとも１つの前記書き
込み及び読み取りインタフェースを介して、前記複数の
スレッド対応内容の選択された１つを前記単一プロセッ
サに接続するステップを含む。前記複数のスレッド対応
内容の１つをセル内で選択するステップは、次のような
方法で選択する。即ち、単一プロセッサが処理している
スレッドをセルに示し、データ線を前記記憶素子の１つ
に直接接続するか、又は前記１つのスレッド対応内容
が、前記書き込みインタフェース、及び読み取りインタ
フェースの１つに接続される記憶素子内に配置されるま
で、前記Ｎ個の記憶素子間を前記複数のスレッド対応内
容をシフトすることにより選択する。
ッドを使用する、マルチ・スレッド・コンピュータ・シ
ステムに組み込まれた複数のマルチ・スレッド記憶セル
で構成されるマルチ・スレッド・メモリに使用される、
スレッド選択方法を提供することによって、本発明の目
的が達成される。前記単一プロセッサは、一度に１つの
スレッドを処理し、前記プロセッサは、マルチ・スレッ
ド記憶セルの選択された１つに情報を提供する少なくと
も１つの書き込みデコーダと、マルチ・スレッド記憶セ
ルの選択された１つから情報をアクセスする少なくとも
１つの読み取りデコーダとを含む。各マルチ・スレッド
記憶セルは、Ｎ個の記憶素子を含む。ここで、Ｎ≧２で
あり、前記Ｎ個の記憶素子の各々は、スレッド対応内容
をもつ。またこの記憶セルは、前記少なくとも１つの書
き込みデコーダと作動状態で接続され、前記複数の記憶
素子に情報を提供する書き込みインタフェースと、前記
少なくとも１つの読み取りデコーダと作動状態で接続さ
れ、前記複数の記憶素子から情報を読み取る読み取りイ
ンタフェースとを含む。スレッド選択方法には、各前記
Ｎ個の記憶素子にスレッド対応内容を提供するステップ
と、少なくとも部分的には対応するスレッドを識別する
ことによって、前記複数のスレッド対応内容の１つをセ
ル内で選択するステップと、少なくとも１つの前記書き
込み及び読み取りインタフェースを介して、前記複数の
スレッド対応内容の選択された１つを前記単一プロセッ
サに接続するステップを含む。前記複数のスレッド対応
内容の１つをセル内で選択するステップは、次のような
方法で選択する。即ち、単一プロセッサが処理している
スレッドをセルに示し、データ線を前記記憶素子の１つ
に直接接続するか、又は前記１つのスレッド対応内容
が、前記書き込みインタフェース、及び読み取りインタ
フェースの１つに接続される記憶素子内に配置されるま
で、前記Ｎ個の記憶素子間を前記複数のスレッド対応内
容をシフトすることにより選択する。
【００２０】本発明の前記の目的及びこの他の目的は、
この後の本発明の詳細な説明により更に明らかになる。
しかし、本発明の好ましい実施例を示しながら詳細な説
明及び特定の例を提示するが、これは説明のために提示
するものであり、本発明の意図と範囲を逸脱しない各種
の変更及び修正が可能であることは、当分野に知識をも
つ当業者にはこの詳細な説明から明らかであろう。
この後の本発明の詳細な説明により更に明らかになる。
しかし、本発明の好ましい実施例を示しながら詳細な説
明及び特定の例を提示するが、これは説明のために提示
するものであり、本発明の意図と範囲を逸脱しない各種
の変更及び修正が可能であることは、当分野に知識をも
つ当業者にはこの詳細な説明から明らかであろう。
【００２１】
【発明の実施の形態】図２は、標準記憶セルを使用し
た、従来の２スレッド・アレイ４８のブロック図であ
る。アレイ４８は、スレッド０用の読み取りデコーダ４
９から５２、スレッド０用の書き込みデコーダ５３、及
び標準記憶セル５６（読み取りデコーダ４９から５２、
及び書き込みデコーダ５３の各々と接続されている）の
アレイ５４、スレッド１用の読み取りデコーダ５７から
６０、スレッド１用の書き込みデコーダ６１、及びここ
でも標準記憶セル５６（読み取りデコーダ５７から６
０、及び書き込みデコーダ６１の各々と接続されてい
る）で構成される第２の記憶セルのアレイ６２を含む。
各アレイ５４及びアレイ６２内のセル５６の１つのセル
に対する配線相互接続だけが示されている。アレイ５４
及びアレイ６２内の他の記憶セルについても、それぞれ
同じ接続が存在する。スレッド選択（デコーダ４９から
５３、及びデコーダ５７から６１により実行される）
は、アレイ内のセルの内部ではなく、各セルの外部で実
施される。
た、従来の２スレッド・アレイ４８のブロック図であ
る。アレイ４８は、スレッド０用の読み取りデコーダ４
９から５２、スレッド０用の書き込みデコーダ５３、及
び標準記憶セル５６（読み取りデコーダ４９から５２、
及び書き込みデコーダ５３の各々と接続されている）の
アレイ５４、スレッド１用の読み取りデコーダ５７から
６０、スレッド１用の書き込みデコーダ６１、及びここ
でも標準記憶セル５６（読み取りデコーダ５７から６
０、及び書き込みデコーダ６１の各々と接続されてい
る）で構成される第２の記憶セルのアレイ６２を含む。
各アレイ５４及びアレイ６２内のセル５６の１つのセル
に対する配線相互接続だけが示されている。アレイ５４
及びアレイ６２内の他の記憶セルについても、それぞれ
同じ接続が存在する。スレッド選択（デコーダ４９から
５３、及びデコーダ５７から６１により実行される）
は、アレイ内のセルの内部ではなく、各セルの外部で実
施される。
【００２２】図２に示す従来の２スレッド・アレイは、
共通読み取りデータ・バスを備えているが、これはスレ
ッド０とスレッド１の各々からのデータの同時読み取り
を可能にするために、２つの読み取りデコーダが要求さ
れるので、読み取り独立性が必要な機能属性であるとい
う仮定を反映している。ここでも発明者達は、最適な配
線配置性（及び関連する最適な最小数のトランジスタ）
を備えたマルチ・スレッド・メモリは、読み取り独立性
を除去することによって、著しく不都合な結果が生じる
ことなく実現でき、その理由は、複数のスレッドからの
同時読み取りが必要である事象の発生数は、無視できる
ほど少数だからであることを明らかにした。
共通読み取りデータ・バスを備えているが、これはスレ
ッド０とスレッド１の各々からのデータの同時読み取り
を可能にするために、２つの読み取りデコーダが要求さ
れるので、読み取り独立性が必要な機能属性であるとい
う仮定を反映している。ここでも発明者達は、最適な配
線配置性（及び関連する最適な最小数のトランジスタ）
を備えたマルチ・スレッド・メモリは、読み取り独立性
を除去することによって、著しく不都合な結果が生じる
ことなく実現でき、その理由は、複数のスレッドからの
同時読み取りが必要である事象の発生数は、無視できる
ほど少数だからであることを明らかにした。
【００２３】図３は、本発明のマルチ・スレッド記憶セ
ルの第１の実施例を示すブロック図である。特に図３
は、スレッド０及びスレッド１を選択的に読み取りポー
ト１１４に接続するスレッド・セレクタ１１０を含む、
マルチ・スレッド読み取りインタフェースを示す。読み
取りポート１１４の数は、記憶素子１０４及び１０８か
ら読み取ることができる機能ユニットの数（普通は２つ
以上であり、６または８など）に一致する。読み取り動
作では、各記憶素子が次のように機能ユニットに接続さ
れる。即ち、記憶素子がセレクタ１１０に接続される。
セレクタ１１０はポート１１４の１つに接続される。こ
の接続されたポートがデコーダに接続され、デコーダが
機能ユニットに接続される。
ルの第１の実施例を示すブロック図である。特に図３
は、スレッド０及びスレッド１を選択的に読み取りポー
ト１１４に接続するスレッド・セレクタ１１０を含む、
マルチ・スレッド読み取りインタフェースを示す。読み
取りポート１１４の数は、記憶素子１０４及び１０８か
ら読み取ることができる機能ユニットの数（普通は２つ
以上であり、６または８など）に一致する。読み取り動
作では、各記憶素子が次のように機能ユニットに接続さ
れる。即ち、記憶素子がセレクタ１１０に接続される。
セレクタ１１０はポート１１４の１つに接続される。こ
の接続されたポートがデコーダに接続され、デコーダが
機能ユニットに接続される。
【００２４】図３は、スレッド０用の書き込みポート１
０２、及びスレッド１用の書き込みポート１０６（書き
込みポートの数は、例えば記憶素子１０４に書き込みで
きる機能ユニットの数に一致し、普通は２つ以上であ
り、３または１２などである）、スレッド０用記憶素子
１０４（書き込みポート１０２とスレッド・セレクタ１
１０に接続されている）、及びスレッド１用記憶素子１
０８（書き込みポート１０６とスレッド・セレクタ１１
０に接続されている）も含む。
０２、及びスレッド１用の書き込みポート１０６（書き
込みポートの数は、例えば記憶素子１０４に書き込みで
きる機能ユニットの数に一致し、普通は２つ以上であ
り、３または１２などである）、スレッド０用記憶素子
１０４（書き込みポート１０２とスレッド・セレクタ１
１０に接続されている）、及びスレッド１用記憶素子１
０８（書き込みポート１０６とスレッド・セレクタ１１
０に接続されている）も含む。
【００２５】図３のマルチ・スレッド・セルは、読み取
り独立性を削除することにより、実質的に不都合な結果
が生じることなく、チップ表面面積の消費を十分に減ら
すことができ、その理由は、一度に１つのスレッドしか
アクセスできない単一プロセッサにとって、読み取り独
立性は無視できるほど小さい機能属性であるからである
という発明者の発見を反映するものである。スレッド０
及びスレッド１の各々に個別の読み取りポートを構成す
る（従来の技術）ために必要なトランジスタの数より、
スレッド・セレクタ１１０と読み取りポート１１４の構
成に必要なトランジスタの数のほうが少ないので、著し
く不都合な結果が生じることなく、表面面積の経済性を
高められる。
り独立性を削除することにより、実質的に不都合な結果
が生じることなく、チップ表面面積の消費を十分に減ら
すことができ、その理由は、一度に１つのスレッドしか
アクセスできない単一プロセッサにとって、読み取り独
立性は無視できるほど小さい機能属性であるからである
という発明者の発見を反映するものである。スレッド０
及びスレッド１の各々に個別の読み取りポートを構成す
る（従来の技術）ために必要なトランジスタの数より、
スレッド・セレクタ１１０と読み取りポート１１４の構
成に必要なトランジスタの数のほうが少ないので、著し
く不都合な結果が生じることなく、表面面積の経済性を
高められる。
【００２６】図３では、プロセッサ（図示せず）はスレ
ッド・セレクタ１１０がスレッド０を選択するように制
御して、記憶素子１０４内のデータを読み取ることによ
り、記憶素子１０４のデータを読み取りポート１１４上
で使用可能にできる。同様に、記憶素子１０８内のデー
タを読み取るには、プロセッサは、スレッド・セレクタ
１１０が記憶素子１０８からの線を選択するように制御
する必要がある。
ッド・セレクタ１１０がスレッド０を選択するように制
御して、記憶素子１０４内のデータを読み取ることによ
り、記憶素子１０４のデータを読み取りポート１１４上
で使用可能にできる。同様に、記憶素子１０８内のデー
タを読み取るには、プロセッサは、スレッド・セレクタ
１１０が記憶素子１０８からの線を選択するように制御
する必要がある。
【００２７】図４は、本発明の第１の実施例の更に詳細
なブロック図である。図４は、マルチ・スレッド記憶セ
ル１６０で構成される２スレッド・アレイ１５０を示
す。図４の２スレッド・アレイ１５０は、読み取りデコ
ーダ１５１から１５４、スレッド０用の書き込みデコー
ダ１５５、スレッド１用の書き込みデコーダ１５６、及
びマルチ・スレッド記憶セル１６０のアレイ１５８を含
む。ここでも、アレイ１５８内のセルの相互接続はすべ
て同じなので、記憶セル１６０の１つのセルに対する配
線相互接続だけを示す。
なブロック図である。図４は、マルチ・スレッド記憶セ
ル１６０で構成される２スレッド・アレイ１５０を示
す。図４の２スレッド・アレイ１５０は、読み取りデコ
ーダ１５１から１５４、スレッド０用の書き込みデコー
ダ１５５、スレッド１用の書き込みデコーダ１５６、及
びマルチ・スレッド記憶セル１６０のアレイ１５８を含
む。ここでも、アレイ１５８内のセルの相互接続はすべ
て同じなので、記憶セル１６０の１つのセルに対する配
線相互接続だけを示す。
【００２８】書き込みデコーダ１５５及び１５６の各々
は、書き込みアドレス・バス１６８に接続され、またデ
コーダ自身の書き込みスレッド選択線１６６及び１７０
にそれぞれ接続される。言い替えると、スレッド選択
は、２スレッド・レジスタ１５０の外部で実行される。
これと対照的に、単一の読み取りデコーダ１５２は、読
み取りアドレス・バス１６２に接続されるが、読み取り
選択線１６４には接続されない。むしろ各メモリ・セル
１６０が読み取り選択線に接続されるので、読み取られ
るスレッドの選択は、マルチ・スレッド記憶セル１６０
の外部ではなく、セルの内部で実行される。
は、書き込みアドレス・バス１６８に接続され、またデ
コーダ自身の書き込みスレッド選択線１６６及び１７０
にそれぞれ接続される。言い替えると、スレッド選択
は、２スレッド・レジスタ１５０の外部で実行される。
これと対照的に、単一の読み取りデコーダ１５２は、読
み取りアドレス・バス１６２に接続されるが、読み取り
選択線１６４には接続されない。むしろ各メモリ・セル
１６０が読み取り選択線に接続されるので、読み取られ
るスレッドの選択は、マルチ・スレッド記憶セル１６０
の外部ではなく、セルの内部で実行される。
【００２９】図４は図２と比較すると、必要なデコーダ
が８個ではなく４個だけであるという利点がある。この
デコーダの数の減少は、４個の余分なデコーダに関連す
る表面面積消費の削減や、４つの余分なデコーダに関連
する制御論理回路の削減だけではなく、各デコーダ５７
から６０からアレイ６２内の各セル５６に結ばれた配線
相互接続に関連する表面面積の消費も削減する。このよ
うに、図４のアレイ１５０の配線配置性は、図２のアレ
イ５４の配線配置性より優れている。また、図４の記憶
セル１６０の数は図２の記憶セルの数の半分なので、読
み取りデータ・バスを短くできる。これは例えば信号伝
達時間を短くするので、その結果応答が早まる。図４は
４つの読み取りデコーダを示すが、１個以上いくつであ
ってもよい。
が８個ではなく４個だけであるという利点がある。この
デコーダの数の減少は、４個の余分なデコーダに関連す
る表面面積消費の削減や、４つの余分なデコーダに関連
する制御論理回路の削減だけではなく、各デコーダ５７
から６０からアレイ６２内の各セル５６に結ばれた配線
相互接続に関連する表面面積の消費も削減する。このよ
うに、図４のアレイ１５０の配線配置性は、図２のアレ
イ５４の配線配置性より優れている。また、図４の記憶
セル１６０の数は図２の記憶セルの数の半分なので、読
み取りデータ・バスを短くできる。これは例えば信号伝
達時間を短くするので、その結果応答が早まる。図４は
４つの読み取りデコーダを示すが、１個以上いくつであ
ってもよい。
【００３０】図５は、本発明の第１の実施例の概略図で
ある。特に図３のブロックが、ＣＭＯＳトランジスタで
構成されたものとして示されている。ただし本発明は、
他の技術の中でも特にＮＭＯＳ、ＢＩＣＭＯＳ、ＢＩＮ
ＭＯＳ、バイポーラ、ＳＯＩ、及びＧａＡＳに適用可能
である。記憶素子１０４がトランジスタ２０８から２１
８で構成され、単一ビットを保持する。書き込みポート
１０２が、トランジスタ２００から２０２で構成され、
単一ポートだけをもつものとして示される（記憶素子１
０４に書き込む機能ユニットが１つだけという単純な想
定に基づく）。同様に、書き込みポート１０６もトラン
ジスタ２０４から２０６で構成される。記憶素子１０８
が、トランジスタ２２０から２３０で構成される。
ある。特に図３のブロックが、ＣＭＯＳトランジスタで
構成されたものとして示されている。ただし本発明は、
他の技術の中でも特にＮＭＯＳ、ＢＩＣＭＯＳ、ＢＩＮ
ＭＯＳ、バイポーラ、ＳＯＩ、及びＧａＡＳに適用可能
である。記憶素子１０４がトランジスタ２０８から２１
８で構成され、単一ビットを保持する。書き込みポート
１０２が、トランジスタ２００から２０２で構成され、
単一ポートだけをもつものとして示される（記憶素子１
０４に書き込む機能ユニットが１つだけという単純な想
定に基づく）。同様に、書き込みポート１０６もトラン
ジスタ２０４から２０６で構成される。記憶素子１０８
が、トランジスタ２２０から２３０で構成される。
【００３１】スレッド・セレクタ１１０が、トランジス
タ２３４から２４４で構成される。ライン２３７（トラ
ンジスタ２３４のゲートとトランジスタ２４０のゲート
に接続される）上の信号「ＴＨＢ」の状態、及びライン
２３９（トランジスタ２３６のゲートとトランジスタ２
３８のゲートに接続される）上の信号「ＴＨＡ」の状態
に基づき、スレッド・セレクタ１１０は、第１のスレッ
ドか第２のスレッドのどちらかを選択する。読み取りポ
ート１１４は、２つのポートを含む。第１のポート２４
５は、トランジスタ２４６から２４８で構成され、第２
のポート２５０は、トランジスタ２５２から２５４で構
成される。ここでも各インタフェースのポートの数は、
実際には、記憶素子への書き込みや記憶素子からの読み
取りを実行する機能ユニットの数に従って変化する。
タ２３４から２４４で構成される。ライン２３７（トラ
ンジスタ２３４のゲートとトランジスタ２４０のゲート
に接続される）上の信号「ＴＨＢ」の状態、及びライン
２３９（トランジスタ２３６のゲートとトランジスタ２
３８のゲートに接続される）上の信号「ＴＨＡ」の状態
に基づき、スレッド・セレクタ１１０は、第１のスレッ
ドか第２のスレッドのどちらかを選択する。読み取りポ
ート１１４は、２つのポートを含む。第１のポート２４
５は、トランジスタ２４６から２４８で構成され、第２
のポート２５０は、トランジスタ２５２から２５４で構
成される。ここでも各インタフェースのポートの数は、
実際には、記憶素子への書き込みや記憶素子からの読み
取りを実行する機能ユニットの数に従って変化する。
【００３２】図６は、第１の実施例の書き込みポート、
例えば図３の１０２及び１０６が、伝送ゲート（図５に
示す）としてではなく、パス・ゲートとして構成できる
ことを示す。代替として、他の技術の中で特にセット／
リセット・ゲート、又はデュアル・エンド・パス・ゲー
トを使用できる。
例えば図３の１０２及び１０６が、伝送ゲート（図５に
示す）としてではなく、パス・ゲートとして構成できる
ことを示す。代替として、他の技術の中で特にセット／
リセット・ゲート、又はデュアル・エンド・パス・ゲー
トを使用できる。
【００３３】図７は、本発明のマルチ・スレッド記憶セ
ルの第２の実施例を示すブロック図である。図７には、
スレッド・セレクタ３０２にデータを供給する書き込み
ポート３００の単一セット、スレッド０用記憶素子３０
４（スレッド・セレクタ３０２に接続される）、スレッ
ド０用読み取りポート３０６（記憶素子３０４に接続さ
れる）、スレッド１用記憶素子３０８（スレッド・セレ
クタ３０２に接続される）、及びスレッド１用読み取り
ポート３１０（記憶素子３０８に接続される）が含まれ
る。ここでも書き込みポート及び読み取りポートの数
は、それぞれ記憶素子３０４及び３０８を読み書きする
機能ユニットの数に一致する。書き込み動作では、各機
能ユニットは次のようにして記憶素子に接続される。即
ち、機能ユニットは書き込みデコーダに接続され、書き
込みデコーダはポート３００の１つに接続され、この接
続されたポートが書き込みセレクタ３０２に接続され、
更に書き込みセレクタ３０２が各記憶素子に接続され
る。
ルの第２の実施例を示すブロック図である。図７には、
スレッド・セレクタ３０２にデータを供給する書き込み
ポート３００の単一セット、スレッド０用記憶素子３０
４（スレッド・セレクタ３０２に接続される）、スレッ
ド０用読み取りポート３０６（記憶素子３０４に接続さ
れる）、スレッド１用記憶素子３０８（スレッド・セレ
クタ３０２に接続される）、及びスレッド１用読み取り
ポート３１０（記憶素子３０８に接続される）が含まれ
る。ここでも書き込みポート及び読み取りポートの数
は、それぞれ記憶素子３０４及び３０８を読み書きする
機能ユニットの数に一致する。書き込み動作では、各機
能ユニットは次のようにして記憶素子に接続される。即
ち、機能ユニットは書き込みデコーダに接続され、書き
込みデコーダはポート３００の１つに接続され、この接
続されたポートが書き込みセレクタ３０２に接続され、
更に書き込みセレクタ３０２が各記憶素子に接続され
る。
【００３４】発明者達は、ここでも実際上、最適化され
た配線配置性（及び関連する最適な最小数のトランジス
タ）をもつマルチ・スレッド・メモリは、（アプリケー
ションによっては）書き込み独立性を削除することによ
り、実質的に不都合な結果が生じることなく達成でき、
その理由は、スレッド０の記憶素子３０４とスレッド１
の記憶素子３０８の両方に同時に書き込むためのデータ
が用意されるような事象は、ほとんど発生しないためで
あることを明らかにした。このように発明者達は、この
実施例では書き込み独立性機能を除去することにより
（図７に示すように）、著しく不都合な結果が生じるこ
となく、表面面積の経済性を大きく増進させた。
た配線配置性（及び関連する最適な最小数のトランジス
タ）をもつマルチ・スレッド・メモリは、（アプリケー
ションによっては）書き込み独立性を削除することによ
り、実質的に不都合な結果が生じることなく達成でき、
その理由は、スレッド０の記憶素子３０４とスレッド１
の記憶素子３０８の両方に同時に書き込むためのデータ
が用意されるような事象は、ほとんど発生しないためで
あることを明らかにした。このように発明者達は、この
実施例では書き込み独立性機能を除去することにより
（図７に示すように）、著しく不都合な結果が生じるこ
となく、表面面積の経済性を大きく増進させた。
【００３５】図８は、本発明のマルチ・スレッド記憶セ
ルの第３の実施例を示すブロック図である。図８では、
スレッド０の記憶素子３５６及びスレッド１の記憶素子
３５８が、双方ともスレッド・セレクタ３５４を介して
書き込みポート３５２の単一セットに接続されている。
同様に記憶素子３５６及び３５８は、どちらもスレッド
・セレクタ３６０を介して読み取りポート３６２の単一
セットに接続されている。
ルの第３の実施例を示すブロック図である。図８では、
スレッド０の記憶素子３５６及びスレッド１の記憶素子
３５８が、双方ともスレッド・セレクタ３５４を介して
書き込みポート３５２の単一セットに接続されている。
同様に記憶素子３５６及び３５８は、どちらもスレッド
・セレクタ３６０を介して読み取りポート３６２の単一
セットに接続されている。
【００３６】図９は、本発明の第１の実施例において、
内容をアドレス指定できるバージョンを示すブロック図
である。図３に示す第１の実施例のバージョンで使用さ
れたものと同じ素子には、同じ参照番号が付けられてい
る。図９と図３の唯一の相違点は、読み取りポート１１
４だけではなく、比較ポート４０２もスレッド・セレク
タ１１０の出力を受信することである。内容をアドレス
指定できるメモリは周知の技術なので、説明は最小限に
止める。
内容をアドレス指定できるバージョンを示すブロック図
である。図３に示す第１の実施例のバージョンで使用さ
れたものと同じ素子には、同じ参照番号が付けられてい
る。図９と図３の唯一の相違点は、読み取りポート１１
４だけではなく、比較ポート４０２もスレッド・セレク
タ１１０の出力を受信することである。内容をアドレス
指定できるメモリは周知の技術なので、説明は最小限に
止める。
【００３７】図１０は、第１の実施例のマルチ・スレッ
ド・メモリ・セルの内容をアドレス指定できるバージョ
ンを示す概略図である。特に比較ポート４０２は、単純
にするためにトランジスタ４２０から４３４で構成され
る単一ポートだけを含むように示されているが、このよ
うなポートを複数個使用することが可能である。
ド・メモリ・セルの内容をアドレス指定できるバージョ
ンを示す概略図である。特に比較ポート４０２は、単純
にするためにトランジスタ４２０から４３４で構成され
る単一ポートだけを含むように示されているが、このよ
うなポートを複数個使用することが可能である。
【００３８】図１１は、本発明の第１の実施例の自己テ
スト機能付きで、内容をアドレス指定できるバージョン
を示すブロック図である。図１１と図９の相違点は、記
憶素子１０４が、ラッチ４５２及び４５４に置き換えら
れ、また記憶素子１０８が、ラッチ４５６及び４５８に
置き換えられている点である。更にスイッチ４６０が、
ラッチ４５４をラッチ４５６に接続する。書き込みポー
ト１０２に加えて、ラッチ４５２がスキャン・ポート４
５０からデータを受信する。ラッチ４５２及び４５４を
通り、スイッチ４６０、ラッチ４５６及び４５８を通る
スキャン・ポート４５０からのパスは、第１の実施例の
マルチ・スレッド・メモリ・セルにレベル・センシティ
ブ走査設計（「ＬＳＳＤ」）方法を統合する。
スト機能付きで、内容をアドレス指定できるバージョン
を示すブロック図である。図１１と図９の相違点は、記
憶素子１０４が、ラッチ４５２及び４５４に置き換えら
れ、また記憶素子１０８が、ラッチ４５６及び４５８に
置き換えられている点である。更にスイッチ４６０が、
ラッチ４５４をラッチ４５６に接続する。書き込みポー
ト１０２に加えて、ラッチ４５２がスキャン・ポート４
５０からデータを受信する。ラッチ４５２及び４５４を
通り、スイッチ４６０、ラッチ４５６及び４５８を通る
スキャン・ポート４５０からのパスは、第１の実施例の
マルチ・スレッド・メモリ・セルにレベル・センシティ
ブ走査設計（「ＬＳＳＤ」）方法を統合する。
【００３９】ラッチ４５２と４５４、及びラッチ４５６
と４５８の各ペアは、マスタ・ラッチ及びスレーブ・ラ
ッチとして動作し、シフト・レジスタ・ラッチ・ペアを
構成する。これらのラッチ・ペアは、スイッチ４６０を
介して接続される。同様に構成された他のメモリ・セル
と共に、このような一連のマスタ／スレーブ・ラッチ・
ペアは、多様な方法でシフト・レジスタのように動作す
る。既知のデータを、この疑似シフト・レジスタを通じ
て循環させる、即ちスキャンさせることにより、回路が
正常に動作しているか否かをテストできる。このような
ＬＳＳＤ技術は周知の技術であり、例えばＳｍｉｔｈに
発行された米国特許第５，３３１，６４３号に開示され
ている。
と４５８の各ペアは、マスタ・ラッチ及びスレーブ・ラ
ッチとして動作し、シフト・レジスタ・ラッチ・ペアを
構成する。これらのラッチ・ペアは、スイッチ４６０を
介して接続される。同様に構成された他のメモリ・セル
と共に、このような一連のマスタ／スレーブ・ラッチ・
ペアは、多様な方法でシフト・レジスタのように動作す
る。既知のデータを、この疑似シフト・レジスタを通じ
て循環させる、即ちスキャンさせることにより、回路が
正常に動作しているか否かをテストできる。このような
ＬＳＳＤ技術は周知の技術であり、例えばＳｍｉｔｈに
発行された米国特許第５，３３１，６４３号に開示され
ている。
【００４０】図１２は、第１の実施例の自己テスト機能
付きで、内容をアドレス指定できるバージョンの概略を
示す図である。スキャン・ポート４５０が、トランジス
タ５０２から５０４で構成される。ラッチ４５２は図５
の記憶素子１０４に相当し、トランジスタ２０８から２
１８で構成される。同様に、ラッチ４５６は図５の記憶
素子１０８に相当し、トランジスタ２２０から２３０で
構成される。ラッチ４５４は、トランジスタ５０６から
５１２で構成される。ラッチ４５８は、トランジスタ５
１４から５２０で構成される。
付きで、内容をアドレス指定できるバージョンの概略を
示す図である。スキャン・ポート４５０が、トランジス
タ５０２から５０４で構成される。ラッチ４５２は図５
の記憶素子１０４に相当し、トランジスタ２０８から２
１８で構成される。同様に、ラッチ４５６は図５の記憶
素子１０８に相当し、トランジスタ２２０から２３０で
構成される。ラッチ４５４は、トランジスタ５０６から
５１２で構成される。ラッチ４５８は、トランジスタ５
１４から５２０で構成される。
【００４１】図１１に示される第１の実施例のバージョ
ンは、比較ポート４０２を削除して変形することができ
る。
ンは、比較ポート４０２を削除して変形することができ
る。
【００４２】図１３は、本発明のマルチ・スレッド記憶
セルの第４の実施例を示すブロック図である。図１３は
４スレッド記憶セルを示し、ここでは４つのスレッド
が、リング状に接続される４つの記憶素子５５２から５
５８で表される。特定のスレッドに対応するデータの読
み取りや書き込みのために、所要のスレッドに対応する
内容（「スレッド対応内容」）が、主記憶素子５５２内
に配置されるまでリング内を循環、即ちスキャンされ
る。
セルの第４の実施例を示すブロック図である。図１３は
４スレッド記憶セルを示し、ここでは４つのスレッド
が、リング状に接続される４つの記憶素子５５２から５
５８で表される。特定のスレッドに対応するデータの読
み取りや書き込みのために、所要のスレッドに対応する
内容（「スレッド対応内容」）が、主記憶素子５５２内
に配置されるまでリング内を循環、即ちスキャンされ
る。
【００４３】図１３では、主記憶素子５５２がスレッド
１に対応し、記憶素子５５４がスレッド２に対応し、記
憶素子５５６がスレッド３に対応し、また記憶素子５５
８がスレッド４に対応するが、この対応関係は変化する
ことに注意されたい。例えば、記憶素子の内容が位置を
１つだけ循環／スキャンされる場合、結果は主記憶素子
５５２がスレッド４に対応し、記憶素子５５４がスレッ
ド１に対応し、記憶素子５５６がスレッド２に対応し、
記憶素子５５８がスレッド３に対応するようになる。
１に対応し、記憶素子５５４がスレッド２に対応し、記
憶素子５５６がスレッド３に対応し、また記憶素子５５
８がスレッド４に対応するが、この対応関係は変化する
ことに注意されたい。例えば、記憶素子の内容が位置を
１つだけ循環／スキャンされる場合、結果は主記憶素子
５５２がスレッド４に対応し、記憶素子５５４がスレッ
ド１に対応し、記憶素子５５６がスレッド２に対応し、
記憶素子５５８がスレッド３に対応するようになる。
【００４４】主記憶素子５５２は、ラッチ５６０及びラ
ッチ５６４で構成され、これらのラッチはインバータ５
６２を介して接続されている。記憶素子５５４は、ラッ
チ５６８及びラッチ５７０で構成され、ラッチ５６８
は、３対１マルチプレクサ５６６を介してラッチ５６４
に接続される。記憶素子５５６はラッチ５７４及びラッ
チ５７６で構成され、ラッチ５７４はスイッチ５７２を
介してラッチ５７０に接続される。第４の記憶素子５５
８は、ラッチ５８０及びラッチ５８２で構成され、ラッ
チ５８０は、スイッチ５７８を介してラッチ５７６に接
続される。ラッチ５８２は２対１マルチプレクサ５８
４、及び３対１マルチプレクサ５８６を介してラッチ５
６０に接続される。繰り返すと、リングのパスが記憶素
子５５２、３対１マルチプレクサ５６６、記憶素子５５
４、スイッチ５７２、記憶素子５５６、スイッチ５７
８、記憶素子５５８、２対１マルチプレクサ５８４及び
３対１マルチプレクサ５８６を通る。必要な場合は、リ
ング・パスを２対１マルチプレクサ５８４を使って選択
的に短くして、ラッチ５６４からの出力を選択するよう
に制御できる。
ッチ５６４で構成され、これらのラッチはインバータ５
６２を介して接続されている。記憶素子５５４は、ラッ
チ５６８及びラッチ５７０で構成され、ラッチ５６８
は、３対１マルチプレクサ５６６を介してラッチ５６４
に接続される。記憶素子５５６はラッチ５７４及びラッ
チ５７６で構成され、ラッチ５７４はスイッチ５７２を
介してラッチ５７０に接続される。第４の記憶素子５５
８は、ラッチ５８０及びラッチ５８２で構成され、ラッ
チ５８０は、スイッチ５７８を介してラッチ５７６に接
続される。ラッチ５８２は２対１マルチプレクサ５８
４、及び３対１マルチプレクサ５８６を介してラッチ５
６０に接続される。繰り返すと、リングのパスが記憶素
子５５２、３対１マルチプレクサ５６６、記憶素子５５
４、スイッチ５７２、記憶素子５５６、スイッチ５７
８、記憶素子５５８、２対１マルチプレクサ５８４及び
３対１マルチプレクサ５８６を通る。必要な場合は、リ
ング・パスを２対１マルチプレクサ５８４を使って選択
的に短くして、ラッチ５６４からの出力を選択するよう
に制御できる。
【００４５】図１３の４スレッド記憶セルからデータを
読み取るときには、データは、ラッチ５６０からインバ
ータ５６２及びインバータ５８８を通り、読み取りポー
ト５９０に渡される。これは例えばマイクロプロセッサ
（図示せず）、又は別個のタイミング回路（図示せず）
からのタイミング信号に従って行われる。読み取りポー
ト５９０は、記憶素子５５２からデータを読み取ること
ができる機能ユニットの数と同じ数だけ存在する。
読み取るときには、データは、ラッチ５６０からインバ
ータ５６２及びインバータ５８８を通り、読み取りポー
ト５９０に渡される。これは例えばマイクロプロセッサ
（図示せず）、又は別個のタイミング回路（図示せず）
からのタイミング信号に従って行われる。読み取りポー
ト５９０は、記憶素子５５２からデータを読み取ること
ができる機能ユニットの数と同じ数だけ存在する。
【００４６】スレッド対応内容のスキャニング／循環
は、マイクロプロセッサなどのコントローラ（図示せ
ず）から図１４、図１５のトランジスタ６７４、６９
２、６６８、７０９、７１６、７２６、７３６、７５
２、及び７６０に供給されるタイミング信号により制御
される。
は、マイクロプロセッサなどのコントローラ（図示せ
ず）から図１４、図１５のトランジスタ６７４、６９
２、６６８、７０９、７１６、７２６、７３６、７５
２、及び７６０に供給されるタイミング信号により制御
される。
【００４７】データは、次の４つの方法の１つにより図
１３の４スレッド・メモリ・セルに書き込まれる。第１
の方法は、コントローラの算術論理演算ユニット（「Ａ
ＬＵ」）（図示せず）の機能ユニットからのデータを、
ＡＬＵ書き込みポート５９２の１つで受信する。このデ
ータは、バッファ５９４及び３対１マルチプレクサ５８
６を通ってラッチ５６０に渡される。データ書き込みの
第２の方法では、データはバッファ５９４を通り、直接
３対１マルチプレクサ５６６に向かい、このマルチプレ
クサを通って記憶素子５５４のラッチ５６８に渡され
る。何らかの時間的制約が原因で、リング内のデータを
循環させねばならない時間までに、主記憶素子５５２の
ラッチ５６０にデータのすべてを書き込めなかった場合
に、このような３対１マルチプレクサ５６６を介したバ
イパスが行われる。
１３の４スレッド・メモリ・セルに書き込まれる。第１
の方法は、コントローラの算術論理演算ユニット（「Ａ
ＬＵ」）（図示せず）の機能ユニットからのデータを、
ＡＬＵ書き込みポート５９２の１つで受信する。このデ
ータは、バッファ５９４及び３対１マルチプレクサ５８
６を通ってラッチ５６０に渡される。データ書き込みの
第２の方法では、データはバッファ５９４を通り、直接
３対１マルチプレクサ５６６に向かい、このマルチプレ
クサを通って記憶素子５５４のラッチ５６８に渡され
る。何らかの時間的制約が原因で、リング内のデータを
循環させねばならない時間までに、主記憶素子５５２の
ラッチ５６０にデータのすべてを書き込めなかった場合
に、このような３対１マルチプレクサ５６６を介したバ
イパスが行われる。
【００４８】第３及び第４のデータ書き込み方法は、ロ
ード・データ・ポート５９６に関係する。ロード・ポー
ト５９６からのデータは、バッファ５９８を通ってか
ら、３対１マルチプレクサ５８６を通って記憶素子５５
２に渡されるか、又は３対１マルチプレクサ５６６を通
って記憶素子５５４に渡されるかのどちらかである。こ
こでもロード・データ・ポート５９６が設けられること
により、所要のスレッドに対する対応内容が、記憶素子
５５２から記憶素子５５４に循環／スキャンされた後
で、残りのデータを記憶素子５５４に書き込むことによ
り、記憶素子５５２への不完全なデータ書き込み動作を
補完する。
ード・データ・ポート５９６に関係する。ロード・ポー
ト５９６からのデータは、バッファ５９８を通ってか
ら、３対１マルチプレクサ５８６を通って記憶素子５５
２に渡されるか、又は３対１マルチプレクサ５６６を通
って記憶素子５５４に渡されるかのどちらかである。こ
こでもロード・データ・ポート５９６が設けられること
により、所要のスレッドに対する対応内容が、記憶素子
５５２から記憶素子５５４に循環／スキャンされた後
で、残りのデータを記憶素子５５４に書き込むことによ
り、記憶素子５５２への不完全なデータ書き込み動作を
補完する。
【００４９】図１４及び図１５は、本発明の第４の実施
例の概略図である。バッファ５９８は、トランジスタ６
５２から６５６で構成される。同様にバッファ５９４
は、トランジスタ６５８から６６２で構成される。バッ
ファ５９８及びバッファ５９４は、ポート５９６及びポ
ート５９２から３対１マルチプレクサ５６６及び５８６
それぞれへの直流（「ＤＣ」）の伝送を防ぐためのフィ
ードバックをもつ構成になっている。
例の概略図である。バッファ５９８は、トランジスタ６
５２から６５６で構成される。同様にバッファ５９４
は、トランジスタ６５８から６６２で構成される。バッ
ファ５９８及びバッファ５９４は、ポート５９６及びポ
ート５９２から３対１マルチプレクサ５６６及び５８６
それぞれへの直流（「ＤＣ」）の伝送を防ぐためのフィ
ードバックをもつ構成になっている。
【００５０】３対１マルチプレクサ５８６は、トランジ
スタ６７０から６７４で構成される。同様に、３対１マ
ルチプレクサ５６６は、トランジスタ６６４から６６８
で構成される。ラッチ５６０は、トランジスタ６７６か
ら６８２で構成される。インバータ５６２は、トランジ
スタ６８４から６８６で構成される。インバータ５８８
は、トランジスタ６８８から６９０で構成される。読み
取りポート５９０は、それぞれトランジスタ７７０から
７８４で構成される。ロード・データ・ポート５９６
は、それぞれトランジスタ８０２から８０８で構成され
る。ＡＬＵ書き込みデータ・ポート５９２は、それぞれ
トランジスタ７８６から８００で構成される。
スタ６７０から６７４で構成される。同様に、３対１マ
ルチプレクサ５６６は、トランジスタ６６４から６６８
で構成される。ラッチ５６０は、トランジスタ６７６か
ら６８２で構成される。インバータ５６２は、トランジ
スタ６８４から６８６で構成される。インバータ５８８
は、トランジスタ６８８から６９０で構成される。読み
取りポート５９０は、それぞれトランジスタ７７０から
７８４で構成される。ロード・データ・ポート５９６
は、それぞれトランジスタ８０２から８０８で構成され
る。ＡＬＵ書き込みデータ・ポート５９２は、それぞれ
トランジスタ７８６から８００で構成される。
【００５１】ラッチ５６４は、トランジスタ６９２から
７００で構成される。ラッチ５６８は、トランジスタ７
０２から７０８で構成される。ラッチ５７０は、トラン
ジスタ７０９から７１４で構成される。スイッチ５７２
は、トランジスタ７１６で構成される。ラッチ５７４
は、トランジスタ７１８から７２４で構成される。ラッ
チ５７６は、トランジスタ７２６から７３４で構成され
る。スイッチ５７８は、トランジスタ７３６で構成され
る。ラッチ５８０は、トランジスタ７３８から７４４で
構成される。ラッチ５８２は、トランジスタ７４６から
７５２で構成される。２対１マルチプレクサ５８４は、
トランジスタ７５４から７６０で構成される。
７００で構成される。ラッチ５６８は、トランジスタ７
０２から７０８で構成される。ラッチ５７０は、トラン
ジスタ７０９から７１４で構成される。スイッチ５７２
は、トランジスタ７１６で構成される。ラッチ５７４
は、トランジスタ７１８から７２４で構成される。ラッ
チ５７６は、トランジスタ７２６から７３４で構成され
る。スイッチ５７８は、トランジスタ７３６で構成され
る。ラッチ５８０は、トランジスタ７３８から７４４で
構成される。ラッチ５８２は、トランジスタ７４６から
７５２で構成される。２対１マルチプレクサ５８４は、
トランジスタ７５４から７６０で構成される。
【００５２】マルチ・スレッド・メモリ・セルの本発明
の実施例は、２スレッド及び４スレッドを備えるものと
して示してきた。これらのスレッド数は、例として示し
たものであり、特定のアプリケーションの必要性に合わ
せて変更可能である。同様に、マルチ・スレッド・セル
の記憶素子を読み書きできる機能デバイスの数も、ここ
では例として示したものなので、特定のアプリケーショ
ンに合わせて変更可能である。
の実施例は、２スレッド及び４スレッドを備えるものと
して示してきた。これらのスレッド数は、例として示し
たものであり、特定のアプリケーションの必要性に合わ
せて変更可能である。同様に、マルチ・スレッド・セル
の記憶素子を読み書きできる機能デバイスの数も、ここ
では例として示したものなので、特定のアプリケーショ
ンに合わせて変更可能である。
【００５３】図３から図１５に示した本発明の各実施例
は、スレッド対応の記憶素子内容の選択がセル内で実行
されるという共通の属性をもつ。この共通の属性は、２
つの思想に従って本発明で実現された。即ち、例えば図
３から図１２に示すような、データ線のデータ／記憶素
子への効率的な関連付け、及び例えば図１３から図１５
に示すような、データのデータ線への効率的な伝送の２
つである。更に各実施例は、最適な配線配置性（及び関
連する最適な最小数のトランジスタ）を備えるマルチ・
スレッド・メモリは、読み取り独立性及び書き込み独立
性の機能性が実際上無視できるほど小さいので、従来の
技術の支配的な考えとは逆に、これらの独立性を除去す
ることにより、実質的に不都合な結果が生じることなく
作成できるという、発明者が明確にした利点を利用して
いる。これらの機能性の１つ又は両方を実現するために
必要な余分のトランジスタがないので、表面面積の経済
性を増進させることができる。
は、スレッド対応の記憶素子内容の選択がセル内で実行
されるという共通の属性をもつ。この共通の属性は、２
つの思想に従って本発明で実現された。即ち、例えば図
３から図１２に示すような、データ線のデータ／記憶素
子への効率的な関連付け、及び例えば図１３から図１５
に示すような、データのデータ線への効率的な伝送の２
つである。更に各実施例は、最適な配線配置性（及び関
連する最適な最小数のトランジスタ）を備えるマルチ・
スレッド・メモリは、読み取り独立性及び書き込み独立
性の機能性が実際上無視できるほど小さいので、従来の
技術の支配的な考えとは逆に、これらの独立性を除去す
ることにより、実質的に不都合な結果が生じることなく
作成できるという、発明者が明確にした利点を利用して
いる。これらの機能性の１つ又は両方を実現するために
必要な余分のトランジスタがないので、表面面積の経済
性を増進させることができる。
【００５４】上記の説明のように、書き込みポート及び
読み取りポートの数は、それぞれメモリ内の各セルへの
書き込みや、セルからの読み取りができる機能ユニット
の数により決まる。一般的に、セル毎に少なくとも２つ
の書き込みポート、及び少なくとも２つの読み取りポー
トが存在する。セル当たりの書き込みポート及び読み取
りポートの組み合せの例としては、３書き込みポートと
６読み取りポート、及び１２書き込みポートと８読み取
りポートなどがある。
読み取りポートの数は、それぞれメモリ内の各セルへの
書き込みや、セルからの読み取りができる機能ユニット
の数により決まる。一般的に、セル毎に少なくとも２つ
の書き込みポート、及び少なくとも２つの読み取りポー
トが存在する。セル当たりの書き込みポート及び読み取
りポートの組み合せの例としては、３書き込みポートと
６読み取りポート、及び１２書き込みポートと８読み取
りポートなどがある。
【００５５】図３から図１５で示した本発明の実施例
は、マルチ・スレッド・コンピュータ用の汎用アレイと
して、マルチ・スレッド・コンピュータのスキャン可能
な汎用アレイとして、超長命令語（「ＶＬＩＷ」）コン
ピュータ用アレイとして、及びマルチ・スレッド・コン
ピュータの内容をアドレス指定できるメモリとして使用
できる。
は、マルチ・スレッド・コンピュータ用の汎用アレイと
して、マルチ・スレッド・コンピュータのスキャン可能
な汎用アレイとして、超長命令語（「ＶＬＩＷ」）コン
ピュータ用アレイとして、及びマルチ・スレッド・コン
ピュータの内容をアドレス指定できるメモリとして使用
できる。
【００５６】本実施例はスレッド・セレクタを使用して
いるため、スレッドを追加するときに、各スレッド用の
書き込みポート及び読み取りポートの別個のセットを追
加する必要がないという利点がある。
いるため、スレッドを追加するときに、各スレッド用の
書き込みポート及び読み取りポートの別個のセットを追
加する必要がないという利点がある。
【００５７】更に本実施例は、スレッド・デコーディン
グがセル内で実行される、即ちセル内スレッド・デコー
ディングという利点ももつ。このセル内スレッド・デコ
ーディングは、通常最も重要なパラメータである読み取
り性能が、スレッドの追加による影響を受けないという
効果がある。
グがセル内で実行される、即ちセル内スレッド・デコー
ディングという利点ももつ。このセル内スレッド・デコ
ーディングは、通常最も重要なパラメータである読み取
り性能が、スレッドの追加による影響を受けないという
効果がある。
【００５８】本明細書で説明した本発明は、多様な方法
で変形できることは明らかである。このような変形は、
本発明の意図と範囲を逸脱しないものであり、このよう
な変更のすべてが、前記特許請求の範囲に含まれるよう
に解釈されるものであることは、当分野に知識をもつ当
業者には明らかであろう。
で変形できることは明らかである。このような変形は、
本発明の意図と範囲を逸脱しないものであり、このよう
な変更のすべてが、前記特許請求の範囲に含まれるよう
に解釈されるものであることは、当分野に知識をもつ当
業者には明らかであろう。
【００５９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６０】（１）一度に１つのスレッドを処理する単
一プロセッサをもち、複数のスレッドを使用するマルチ
・スレッド・コンピュータ・システムにおけるマルチ・
スレッド・メモリであって、前記マルチ・スレッド・メ
モリが、 （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、各前記マルチ・スレッド記憶セルが、（ａ）各
々がスレッド対応内容を有する、Ｎ≧２（Ｎは自然数）
であるＮ個の記憶素子と、（ｂ）前記少なくとも１つの
書き込みデコーダに作動状態で接続され、前記複数の記
憶素子に情報を提供する書き込みインタフェースと、
（ｃ）前記少なくとも１つの読み取りデコーダに作動状
態で接続され、前記複数の記憶素子から情報を読み取る
読み取りインタフェースと、を含み、少なくとも１つの
前記読み取りインタフェース及び書き込みインタフェー
スが、少なくとも部分的に対応するスレッドを識別する
ことに基づいて前記スレッド対応内容の１つを選択する
ことにより、セル内部の前記スレッド対応内容の選択が
実施される、マルチ・スレッド・メモリ。 （２）少なくとも１つの前記インタフェースが、（ａ）
選択されたスレッドに対応するＮ個の記憶素子の１つを
選択するＮセレクタと、（ｂ）前記少なくとも１つのデ
コーダに前記Ｎセレクタを接続する、デコーダ当たり１
ポートの割合で存在する少なくとも１つのポートと、を
含む、（１）に記載のマルチ・スレッド・メモリ。 （３）前記読み取りインタフェースが、Ｎセレクタ及び
デコーダ当たり１ポートを含む、（２）に記載のマルチ
・スレッド・メモリ。 （４）（ａ）記憶素子当たり少なくとも１デコーダの比
率を確保するために十分な数である少なくともＮ個のデ
コーダと、（ｂ）各記憶素子に対して、前記記憶素子を
前記デコーダに作動状態で接続するデコーダ当たり１つ
のポートを含み、これによって複数のスレッドに同時に
書き込むことを可能にする前記書き込みインタフェース
と、を含む、（３）に記載のマルチ・スレッド・メモ
リ。 （５）前記書き込みインタフェースが、Ｎセレクタ及び
デコーダ当たり１ポートを含む、（３）に記載のマルチ
・スレッド・メモリ。 （６）前記読み取りインタフェース及び書き込みインタ
フェースが、伝送ゲートで構成されるポートを含む、
（１）に記載のマルチ・スレッド・メモリ。 （７）前記読み取りインタフェース及び書き込みインタ
フェースが、パス・ゲートで構成されるポートを含む、
（１）に記載のマルチ・スレッド・メモリ。 （８）各前記記憶素子がマスタ記憶素子であり、前記マ
ルチ・スレッド記憶セルが、（ａ）前記マスタ記憶素子
にそれぞれが対応するＮ個のスレーブ記憶素子と、
（ｂ）各前記マスタ／スレーブ記憶素子ペアに関連し、
前記スレーブ記憶素子を対応する前記マスタ記憶素子内
のデータの正確性の検証に使用するためのスキャニング
手段と、を更に含む、（１）に記載のマルチ・スレッド
・メモリ。 （９）前記マルチ・スレッド・メモリが、内容をアドレ
ス指定できるメモリであり、前記マルチ・スレッド・メ
モリが、各前記マルチ・スレッド記憶セルに関連付けら
れている、所要のビット・パターン内の各ビット値を各
前記スレッド対応内容と比較し、すべてのビット値の一
致を識別するための比較手段を更に含む、（１）に記載
のマルチ・スレッド・メモリ。 （１０）前記マルチ・スレッド記憶セル内のＮ個の記憶
素子がリング状に接続され、前記インタフェースが作動
状態で前記Ｎ個の記憶素子のいずれかに接続され、所要
のスレッド対応内容が、前記インタフェースが接続され
た前記記憶素子内に配置されるまで、前記記憶素子内の
前記スレッド対応内容を前記リング内で循環させること
により、スレッド選択が行われる、（１）に記載のマル
チ・スレッド・メモリ。 （１１）各前記記憶素子がラッチのペアを含む、（１
０）に記載のマルチ・スレッドメモリ。 （１２）各前記マルチ・スレッド記憶セルが、前記書き
込みインタフェースが接続されている記憶素子とは別の
記憶素子に接続され、前記書き込みインタフェースがア
クセスするポイントとは別の前記リング上のポイントへ
のアクセスを可能にする、補助の書き込みインタフェー
スを含む、（１０）に記載のマルチ・スレッド・メモ
リ。 （１３）前記書き込みインタフェース及び読み取りイン
タフェースが同じ記憶素子に接続され、各前記マルチ・
スレッド記憶セルが、前記インタフェースに接続されて
いる記憶素子が、スレッド内容を循環させるときに前記
リング内の他の記憶素子をバイパスできるようにする、
リング・バイパス手段を更に含む、（１０）に記載のマ
ルチ・スレッド・メモリ。 （１４）前記マルチ・スレッド・メモリが少なくとも２
つの書き込みデコーダ及び少なくとも２つの読み取りデ
コーダを含み、前記書き込みインタフェースが、各前記
書き込みデコーダ用に記憶セル当たり少なくとも１つの
ポートを含み、前記読み取りインタフェースが、各前記
読み取りデコーダ用に記憶セル当たり少なくとも１つの
ポートを含む、（１）に記載のマルチ・スレッド・メモ
リ。 （１５）前記マルチ・スレッド・メモリが、３個の書き
込みデコーダ及び６個の読み取りデコーダのセット、又
は１２個の書き込みデコーダ及び８個の読み取りデコー
ダのセットのどちらかを含む、（１４）に記載のマルチ
・スレッド・メモリ。 （１６）（１）から（１５）の任意の１つに記載された
マルチ・スレッド・メモリを含むマイクロプロセッサ。 （１７）単一プロセッサをもち、複数のスレッドを使用
するマルチ・スレッド・コンピュータ・システム内で使
用するための、複数のマルチ・スレッド記憶セルで構成
されるマルチ・スレッド・メモリにおいて、前記単一プ
ロセッサが一度に１つのスレッドを処理し、前記単一プ
ロセッサが、前記マルチ・スレッド記憶セルの選択され
た１つに情報を供給する少なくとも１つの書き込みデコ
ーダと、前記マルチ・スレッド記憶セルの選択された１
つから情報をアクセスする少なくとも１つの読み取りデ
コーダとを含み、各前記マルチ・スレッド記憶セルが、
Ｎ≧２（Ｎは自然数）であるＮ個の記憶素子と、前記少
なくとも１つの書き込みデコーダに作動状態で接続さ
れ、前記複数の記憶素子に情報を供給する書き込みイン
タフェースと、前記少なくとも１つの読み取りデコーダ
に作動状態で接続され、前記複数の記憶素子から情報を
読み取る読み取りインタフェースとを含む、前記マルチ
・スレッド・メモリにおいて、（ａ）各前記Ｎ個の記憶
素子にスレッド対応内容を提供するステップと、（ｂ）
少なくとも部分的に対応するスレッドを識別することに
よって、前記複数のスレッド対応内容の１つをセル内部
で選択するステップと、（ｃ）前記複数のスレッド対応
内容の選択された１つを、前記書き込みインタフェース
及び読み取りインタフェースの少なくとも１つを介して
前記単一プロセッサに接続するステップと、を含むスレ
ッド選択方法。 （１８）前記セル内部で選択するステップが、前記単一
プロセッサが処理しつつある前記スレッドを前記セルに
示すステップを含む、（１７）に記載のスレッド選択方
法。 （１９）前記複数のスレッド対応内容の１つをセル内部
で選択する前記ステップが、前記記憶素子の１つに直接
にデータ線を接続することにより選択する、（１７）に
記載のスレッド選択方法。 （２０）前記複数のスレッド対応内容の１つをセル内部
で選択する前記ステップが、前記スレッド対応内容の１
つが、前記書き込みインタフェース及び読み取りインタ
フェースの１つに接続された記憶素子内に配置されるま
で、前記複数のスレッド対応内容を前記Ｎ個の記憶素子
間をシフトすることにより選択する、（１７）に記載の
スレッド選択方法。 （２１）一度に１つのスレッドを処理する単一プロセッ
サをもち、複数のスレッドを使用するマルチ・スレッド
・コンピュータ・システムにおけるマルチ・スレッド・
メモリであって、前記マルチ・スレッド・メモリが （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、各前記マルチ・スレッド記憶セルが、 （ａ）各々がスレッド対応内容を有する、Ｎ≧２（Ｎは
自然数）であるＮ個の記憶素子と、 （ｂ）前記少なくとも１つの書き込みデコーダに作動状
態で接続され、前記複数の記憶素子に情報を供給する書
き込みインタフェースと、 （ｃ）前記少なくとも１つの読み取りデコーダに作動状
態で接続され、前記複数の記憶素子から情報を読み取る
読み取りインタフェースと、 を含み、少なくとも１つの前記読み取りインタフェース
及び書き込みインタフェースが、（１）選択されたスレ
ッドに対応する、前記Ｎ個の記憶素子の１つを選択する
Ｎセレクタと、（２）少なくとも１つのデコーダに前記
Ｎセレクタを接続する、デコーダ当たり少なくとも１ポ
ートの割合で存在する少なくとも１つのポートと、を含
む、マルチ・スレッド・メモリ。 （２２）前記読み取りインタフェースが、Ｎセレクタ及
びデコーダ当たり少なくとも１ポートを含む、（２１）
に記載のマルチ・スレッド・メモリ。 （２３）前記マルチ・スレッド・メモリが、スレッド当
たり少なくとも１デコーダの割合で、少なくとも２つの
書き込みデコーダを含み、前記書き込みインタフェース
が、各記憶素子に対して、デコーダ当たり少なくとも１
ポートのセットを含むことにより、複数のスレッドに同
時に書き込みが可能な、（２２）に記載のマルチ・スレ
ッド・メモリ。 （２４）前記マルチ・スレッド・メモリが、少なくとも
２つの書き込みデコーダと、少なくとも２つの読み取り
デコーダとを含み、前記書き込みインタフェースが、各
前記書き込みデコーダ用に記憶セル当たり少なくとも１
つのポートを含み、前記読み取りインタフェースが、各
前記読み取りデコーダ用に記憶セル当たり少なくとも１
つのポートを含む、（２１）に記載のマルチ・スレッド
・メモリ。 （２５）前記マルチ・スレッド・メモリが、３個の書き
込みデコーダ及び６個の読み取りデコーダのセット、又
は１２個の書き込みデコーダ及び８個の読み取りデコー
ダのセットのどちらかを含む、（２４）に記載のマルチ
・スレッド・メモリ。 （２６）一度に１つのスレッドを処理する単一プロセッ
サをもち、複数のスレッドを使用するマルチ・スレッド
・コンピュータ・システムにおけるマルチ・スレッド・
メモリであって、前記マルチ・スレッド・メモリが、 （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、各前記マルチ・スレッド記憶セルが、（ａ）各
々がスレッド対応内容を有する、Ｎ≧２（Ｎは自然数）
であるＮ個の記憶素子と、（ｂ）前記少なくとも１つの
書き込みデコーダ及び少なくとも１つの記憶素子に作動
状態で接続され、前記複数の記憶素子に情報を供給する
書き込みインタフェースと、（ｃ）前記少なくとも１つ
の読み取りデコーダ及び少なくとも１つの記憶素子に作
動状態で接続され、前記複数の記憶素子から情報を読み
取る読み取りインタフェースと、（ｄ）マルチ・スレッ
ド記憶セル内のリング状に接続されたＮ個の記憶素子
と、を含み、所要のスレッド対応内容が、前記インタフ
ェースが接続された前記記憶素子内に配置されるまで、
前記記憶素子内の前記スレッド対応内容をリング内でシ
フトすることにより、スレッド選択が行われる、マルチ
・スレッド・メモリ。 （２７）各前記記憶素子がラッチのペアを含む、（２
６）に記載のマルチ・スレッド・メモリ。 （２８）各前記マルチ・スレッド記憶セルが、前記書き
込みインタフェースが接続されている記憶素子とは別の
記憶素子に接続され、前記書き込みインタフェースがア
クセスするポイントとは別の前記リング上のポイントへ
のアクセスを可能にする、補助の書き込みインタフェー
スを含む、（２６）に記載のマルチ・スレッド・メモ
リ。 （２９）前記書き込みインタフェース及び読み取りイン
タフェースが同じ記憶素子に接続され、各前記マルチ・
スレッド記憶セルが、前記インタフェースに接続された
記憶素子が、スレッド内容を循環させるときに前記リン
グ内の他の記憶素子をバイパスできるようにする、リン
グ・バイパス手段を更に含む、（２６）に記載のマルチ
・スレッド・メモリ。 （３０）前記マルチ・スレッド・メモリが、少なくとも
２つの書き込みデコーダと少なくとも２つの読み取りデ
コーダとを含み、前記書き込みインタフェースが、各前
記書き込みデコーダ用に記憶セル当たり少なくとも１ポ
ートを含み、前記読み取りインタフェースが、各前記読
み取りデコーダ用に記憶セル当たり少なくとも１ポート
を含む、（２６）に記載のマルチ・スレッド・メモリ。 （３１）前記マルチ・スレッド・メモリが、３個の書き
込みデコーダ及び６個の読み取りデコーダのセット、又
は１２個の書き込みデコーダ及び８個の読み取りデコー
ダのセットのどちらかを含む、（３０）に記載のマルチ
・スレッド・メモリ。
一プロセッサをもち、複数のスレッドを使用するマルチ
・スレッド・コンピュータ・システムにおけるマルチ・
スレッド・メモリであって、前記マルチ・スレッド・メ
モリが、 （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、各前記マルチ・スレッド記憶セルが、（ａ）各
々がスレッド対応内容を有する、Ｎ≧２（Ｎは自然数）
であるＮ個の記憶素子と、（ｂ）前記少なくとも１つの
書き込みデコーダに作動状態で接続され、前記複数の記
憶素子に情報を提供する書き込みインタフェースと、
（ｃ）前記少なくとも１つの読み取りデコーダに作動状
態で接続され、前記複数の記憶素子から情報を読み取る
読み取りインタフェースと、を含み、少なくとも１つの
前記読み取りインタフェース及び書き込みインタフェー
スが、少なくとも部分的に対応するスレッドを識別する
ことに基づいて前記スレッド対応内容の１つを選択する
ことにより、セル内部の前記スレッド対応内容の選択が
実施される、マルチ・スレッド・メモリ。 （２）少なくとも１つの前記インタフェースが、（ａ）
選択されたスレッドに対応するＮ個の記憶素子の１つを
選択するＮセレクタと、（ｂ）前記少なくとも１つのデ
コーダに前記Ｎセレクタを接続する、デコーダ当たり１
ポートの割合で存在する少なくとも１つのポートと、を
含む、（１）に記載のマルチ・スレッド・メモリ。 （３）前記読み取りインタフェースが、Ｎセレクタ及び
デコーダ当たり１ポートを含む、（２）に記載のマルチ
・スレッド・メモリ。 （４）（ａ）記憶素子当たり少なくとも１デコーダの比
率を確保するために十分な数である少なくともＮ個のデ
コーダと、（ｂ）各記憶素子に対して、前記記憶素子を
前記デコーダに作動状態で接続するデコーダ当たり１つ
のポートを含み、これによって複数のスレッドに同時に
書き込むことを可能にする前記書き込みインタフェース
と、を含む、（３）に記載のマルチ・スレッド・メモ
リ。 （５）前記書き込みインタフェースが、Ｎセレクタ及び
デコーダ当たり１ポートを含む、（３）に記載のマルチ
・スレッド・メモリ。 （６）前記読み取りインタフェース及び書き込みインタ
フェースが、伝送ゲートで構成されるポートを含む、
（１）に記載のマルチ・スレッド・メモリ。 （７）前記読み取りインタフェース及び書き込みインタ
フェースが、パス・ゲートで構成されるポートを含む、
（１）に記載のマルチ・スレッド・メモリ。 （８）各前記記憶素子がマスタ記憶素子であり、前記マ
ルチ・スレッド記憶セルが、（ａ）前記マスタ記憶素子
にそれぞれが対応するＮ個のスレーブ記憶素子と、
（ｂ）各前記マスタ／スレーブ記憶素子ペアに関連し、
前記スレーブ記憶素子を対応する前記マスタ記憶素子内
のデータの正確性の検証に使用するためのスキャニング
手段と、を更に含む、（１）に記載のマルチ・スレッド
・メモリ。 （９）前記マルチ・スレッド・メモリが、内容をアドレ
ス指定できるメモリであり、前記マルチ・スレッド・メ
モリが、各前記マルチ・スレッド記憶セルに関連付けら
れている、所要のビット・パターン内の各ビット値を各
前記スレッド対応内容と比較し、すべてのビット値の一
致を識別するための比較手段を更に含む、（１）に記載
のマルチ・スレッド・メモリ。 （１０）前記マルチ・スレッド記憶セル内のＮ個の記憶
素子がリング状に接続され、前記インタフェースが作動
状態で前記Ｎ個の記憶素子のいずれかに接続され、所要
のスレッド対応内容が、前記インタフェースが接続され
た前記記憶素子内に配置されるまで、前記記憶素子内の
前記スレッド対応内容を前記リング内で循環させること
により、スレッド選択が行われる、（１）に記載のマル
チ・スレッド・メモリ。 （１１）各前記記憶素子がラッチのペアを含む、（１
０）に記載のマルチ・スレッドメモリ。 （１２）各前記マルチ・スレッド記憶セルが、前記書き
込みインタフェースが接続されている記憶素子とは別の
記憶素子に接続され、前記書き込みインタフェースがア
クセスするポイントとは別の前記リング上のポイントへ
のアクセスを可能にする、補助の書き込みインタフェー
スを含む、（１０）に記載のマルチ・スレッド・メモ
リ。 （１３）前記書き込みインタフェース及び読み取りイン
タフェースが同じ記憶素子に接続され、各前記マルチ・
スレッド記憶セルが、前記インタフェースに接続されて
いる記憶素子が、スレッド内容を循環させるときに前記
リング内の他の記憶素子をバイパスできるようにする、
リング・バイパス手段を更に含む、（１０）に記載のマ
ルチ・スレッド・メモリ。 （１４）前記マルチ・スレッド・メモリが少なくとも２
つの書き込みデコーダ及び少なくとも２つの読み取りデ
コーダを含み、前記書き込みインタフェースが、各前記
書き込みデコーダ用に記憶セル当たり少なくとも１つの
ポートを含み、前記読み取りインタフェースが、各前記
読み取りデコーダ用に記憶セル当たり少なくとも１つの
ポートを含む、（１）に記載のマルチ・スレッド・メモ
リ。 （１５）前記マルチ・スレッド・メモリが、３個の書き
込みデコーダ及び６個の読み取りデコーダのセット、又
は１２個の書き込みデコーダ及び８個の読み取りデコー
ダのセットのどちらかを含む、（１４）に記載のマルチ
・スレッド・メモリ。 （１６）（１）から（１５）の任意の１つに記載された
マルチ・スレッド・メモリを含むマイクロプロセッサ。 （１７）単一プロセッサをもち、複数のスレッドを使用
するマルチ・スレッド・コンピュータ・システム内で使
用するための、複数のマルチ・スレッド記憶セルで構成
されるマルチ・スレッド・メモリにおいて、前記単一プ
ロセッサが一度に１つのスレッドを処理し、前記単一プ
ロセッサが、前記マルチ・スレッド記憶セルの選択され
た１つに情報を供給する少なくとも１つの書き込みデコ
ーダと、前記マルチ・スレッド記憶セルの選択された１
つから情報をアクセスする少なくとも１つの読み取りデ
コーダとを含み、各前記マルチ・スレッド記憶セルが、
Ｎ≧２（Ｎは自然数）であるＮ個の記憶素子と、前記少
なくとも１つの書き込みデコーダに作動状態で接続さ
れ、前記複数の記憶素子に情報を供給する書き込みイン
タフェースと、前記少なくとも１つの読み取りデコーダ
に作動状態で接続され、前記複数の記憶素子から情報を
読み取る読み取りインタフェースとを含む、前記マルチ
・スレッド・メモリにおいて、（ａ）各前記Ｎ個の記憶
素子にスレッド対応内容を提供するステップと、（ｂ）
少なくとも部分的に対応するスレッドを識別することに
よって、前記複数のスレッド対応内容の１つをセル内部
で選択するステップと、（ｃ）前記複数のスレッド対応
内容の選択された１つを、前記書き込みインタフェース
及び読み取りインタフェースの少なくとも１つを介して
前記単一プロセッサに接続するステップと、を含むスレ
ッド選択方法。 （１８）前記セル内部で選択するステップが、前記単一
プロセッサが処理しつつある前記スレッドを前記セルに
示すステップを含む、（１７）に記載のスレッド選択方
法。 （１９）前記複数のスレッド対応内容の１つをセル内部
で選択する前記ステップが、前記記憶素子の１つに直接
にデータ線を接続することにより選択する、（１７）に
記載のスレッド選択方法。 （２０）前記複数のスレッド対応内容の１つをセル内部
で選択する前記ステップが、前記スレッド対応内容の１
つが、前記書き込みインタフェース及び読み取りインタ
フェースの１つに接続された記憶素子内に配置されるま
で、前記複数のスレッド対応内容を前記Ｎ個の記憶素子
間をシフトすることにより選択する、（１７）に記載の
スレッド選択方法。 （２１）一度に１つのスレッドを処理する単一プロセッ
サをもち、複数のスレッドを使用するマルチ・スレッド
・コンピュータ・システムにおけるマルチ・スレッド・
メモリであって、前記マルチ・スレッド・メモリが （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、各前記マルチ・スレッド記憶セルが、 （ａ）各々がスレッド対応内容を有する、Ｎ≧２（Ｎは
自然数）であるＮ個の記憶素子と、 （ｂ）前記少なくとも１つの書き込みデコーダに作動状
態で接続され、前記複数の記憶素子に情報を供給する書
き込みインタフェースと、 （ｃ）前記少なくとも１つの読み取りデコーダに作動状
態で接続され、前記複数の記憶素子から情報を読み取る
読み取りインタフェースと、 を含み、少なくとも１つの前記読み取りインタフェース
及び書き込みインタフェースが、（１）選択されたスレ
ッドに対応する、前記Ｎ個の記憶素子の１つを選択する
Ｎセレクタと、（２）少なくとも１つのデコーダに前記
Ｎセレクタを接続する、デコーダ当たり少なくとも１ポ
ートの割合で存在する少なくとも１つのポートと、を含
む、マルチ・スレッド・メモリ。 （２２）前記読み取りインタフェースが、Ｎセレクタ及
びデコーダ当たり少なくとも１ポートを含む、（２１）
に記載のマルチ・スレッド・メモリ。 （２３）前記マルチ・スレッド・メモリが、スレッド当
たり少なくとも１デコーダの割合で、少なくとも２つの
書き込みデコーダを含み、前記書き込みインタフェース
が、各記憶素子に対して、デコーダ当たり少なくとも１
ポートのセットを含むことにより、複数のスレッドに同
時に書き込みが可能な、（２２）に記載のマルチ・スレ
ッド・メモリ。 （２４）前記マルチ・スレッド・メモリが、少なくとも
２つの書き込みデコーダと、少なくとも２つの読み取り
デコーダとを含み、前記書き込みインタフェースが、各
前記書き込みデコーダ用に記憶セル当たり少なくとも１
つのポートを含み、前記読み取りインタフェースが、各
前記読み取りデコーダ用に記憶セル当たり少なくとも１
つのポートを含む、（２１）に記載のマルチ・スレッド
・メモリ。 （２５）前記マルチ・スレッド・メモリが、３個の書き
込みデコーダ及び６個の読み取りデコーダのセット、又
は１２個の書き込みデコーダ及び８個の読み取りデコー
ダのセットのどちらかを含む、（２４）に記載のマルチ
・スレッド・メモリ。 （２６）一度に１つのスレッドを処理する単一プロセッ
サをもち、複数のスレッドを使用するマルチ・スレッド
・コンピュータ・システムにおけるマルチ・スレッド・
メモリであって、前記マルチ・スレッド・メモリが、 （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、各前記マルチ・スレッド記憶セルが、（ａ）各
々がスレッド対応内容を有する、Ｎ≧２（Ｎは自然数）
であるＮ個の記憶素子と、（ｂ）前記少なくとも１つの
書き込みデコーダ及び少なくとも１つの記憶素子に作動
状態で接続され、前記複数の記憶素子に情報を供給する
書き込みインタフェースと、（ｃ）前記少なくとも１つ
の読み取りデコーダ及び少なくとも１つの記憶素子に作
動状態で接続され、前記複数の記憶素子から情報を読み
取る読み取りインタフェースと、（ｄ）マルチ・スレッ
ド記憶セル内のリング状に接続されたＮ個の記憶素子
と、を含み、所要のスレッド対応内容が、前記インタフ
ェースが接続された前記記憶素子内に配置されるまで、
前記記憶素子内の前記スレッド対応内容をリング内でシ
フトすることにより、スレッド選択が行われる、マルチ
・スレッド・メモリ。 （２７）各前記記憶素子がラッチのペアを含む、（２
６）に記載のマルチ・スレッド・メモリ。 （２８）各前記マルチ・スレッド記憶セルが、前記書き
込みインタフェースが接続されている記憶素子とは別の
記憶素子に接続され、前記書き込みインタフェースがア
クセスするポイントとは別の前記リング上のポイントへ
のアクセスを可能にする、補助の書き込みインタフェー
スを含む、（２６）に記載のマルチ・スレッド・メモ
リ。 （２９）前記書き込みインタフェース及び読み取りイン
タフェースが同じ記憶素子に接続され、各前記マルチ・
スレッド記憶セルが、前記インタフェースに接続された
記憶素子が、スレッド内容を循環させるときに前記リン
グ内の他の記憶素子をバイパスできるようにする、リン
グ・バイパス手段を更に含む、（２６）に記載のマルチ
・スレッド・メモリ。 （３０）前記マルチ・スレッド・メモリが、少なくとも
２つの書き込みデコーダと少なくとも２つの読み取りデ
コーダとを含み、前記書き込みインタフェースが、各前
記書き込みデコーダ用に記憶セル当たり少なくとも１ポ
ートを含み、前記読み取りインタフェースが、各前記読
み取りデコーダ用に記憶セル当たり少なくとも１ポート
を含む、（２６）に記載のマルチ・スレッド・メモリ。 （３１）前記マルチ・スレッド・メモリが、３個の書き
込みデコーダ及び６個の読み取りデコーダのセット、又
は１２個の書き込みデコーダ及び８個の読み取りデコー
ダのセットのどちらかを含む、（３０）に記載のマルチ
・スレッド・メモリ。
【図１】標準記憶素子の２スレッド記憶アレイ中の、従
来技術のセルを示すブロック図である。
来技術のセルを示すブロック図である。
【図２】共通読み取りデータ・バスを備えた標準記憶セ
ルの、従来技術の２スレッド・アレイを示すブロック図
である。
ルの、従来技術の２スレッド・アレイを示すブロック図
である。
【図３】本発明のマルチ・スレッド記憶セルの第１の実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】本発明の第１の実施例の更に詳細を示すブロッ
ク図である。
ク図である。
【図５】本発明の第１の実施例の概略図である。
【図６】第１の実施例の書き込みポートを実現するため
の１代替方法を示す図である。
の１代替方法を示す図である。
【図７】本発明のマルチ・スレッド記憶セルの第２の実
施例を示すブロック図である。
施例を示すブロック図である。
【図８】本発明のマルチ・スレッド記憶セルの第３の実
施例を示すブロック図である。
施例を示すブロック図である。
【図９】本発明の第１の実施例の内容をアドレス指定で
きるバージョンを示すブロック図である。
きるバージョンを示すブロック図である。
【図１０】本発明の第１の実施例の内容をドレス指定で
きるバージョンの概略図である。
きるバージョンの概略図である。
【図１１】本発明の第１の実施例の自己テスト機能付き
で、内容をアドレス指定できるバージョンを示すブロッ
ク図である。
で、内容をアドレス指定できるバージョンを示すブロッ
ク図である。
【図１２】本発明の第１の実施例の自己テスト機能付き
で、内容をアドレス指定できるバージョンの概略図であ
る。
で、内容をアドレス指定できるバージョンの概略図であ
る。
【図１３】本発明のマルチ・スレッド記憶セルの第４の
実施例を示すブロック図である。
実施例を示すブロック図である。
【図１４】本発明の第４の実施例の概略図である。
【図１５】本発明の第４の実施例の概略図である。
４８ ２スレッド・アレイ（図２） ５４ 標準記憶セルのアレイ（図２） ６２ 標準記憶セルのアレイ（図２） １５０ ２スレッド・アレイ（図４） １５８ アレイ（図４） ２００、２０２ トランジスタ（図５、図１０、図１
２） ２０４、２０６ トランジスタ（図５、図１０、図１
２） ２０８、２１０、２１２、２１４、２１６、２１８ ト
ランジスタ（図５、図１０、図１２） ２２０、２２２、２２４、２２６、２２８、２３０ ト
ランジスタ（図５、図１０、図１２） ２３４、２３６、２３８、２４０、２４２、２４４ ト
ランジスタ（図５、図１０、図１２） ２３７、２３９ 入力ライン（図５、図１０、図１２） ２４５、２５０ 読み取りポート（図５） ２４６、２４８ トランジスタ（図５、図１０、図１
２） ２５２、２５４ トランジスタ（図５） ４２０、４２２、４２４、４２６、４２８、４３０、４
３２、４３４ トランジスタ（図１０、図１２） ４５２、４５４、４５６、４５８ ラッチ（図１１、図
１２） ５０２、５０４ トランジスタ（図１２） ５０６、５０８、５１０、５１２ トランジスタ（図１
２） ５１４、５１６、５１８、５２０ トランジスタ（図１
２） ５５２、５５４、５５６、５５８ 記憶素子（図１３、
図１５）） ５６２、５８８ インバータ（図１３） ６５２、６５４、６５６ トランジスタ（図１４） ６５８、６６０、６６２ トランジスタ（図１４） ６６４、６６６、６６８ トランジスタ（図１４） ６７０、６７２、６７４ トランジスタ（図１４） ６７６、６７８、６８０、６８２ トランジスタ（図１
４） ６８４、６８６ トランジスタ（図１４） ６８８、６９０ トランジスタ（図１４） ６９２、６９４、６９６、６９８、７００ トランジス
タ（図１５） ７０２、７０４、７０６、７０８ トランジスタ（図１
５） ７０９、７１０、７１２、７１４ トランジスタ（図１
５） ７１６ トランジスタ（図１５） ７１８、７２０、７２２、７２４ トランジスタ（図１
５） ７２６、７２８、７３０、７３４ トランジスタ（図１
５） ７３６ トランジスタ（図１５） ７３８、７４０、７４２、７４４ トランジスタ（図１
５） ７４６、７４８、７５０、７５２ トランジスタ（図１
５） ７５４、７５６、７５８、７６０ トランジスタ（図１
５） ７７０、７７２、７７４、７７６、７７８、７８０、７
８２、７８４ トランジスタ（図１４） ７８６、７８８、７９０、７９２、７９４、７９６、７
９８、８００ トランジスタ（図１４） ８０２、８０４、８０６、８０８ トランジスタ（図１
４）
２） ２０４、２０６ トランジスタ（図５、図１０、図１
２） ２０８、２１０、２１２、２１４、２１６、２１８ ト
ランジスタ（図５、図１０、図１２） ２２０、２２２、２２４、２２６、２２８、２３０ ト
ランジスタ（図５、図１０、図１２） ２３４、２３６、２３８、２４０、２４２、２４４ ト
ランジスタ（図５、図１０、図１２） ２３７、２３９ 入力ライン（図５、図１０、図１２） ２４５、２５０ 読み取りポート（図５） ２４６、２４８ トランジスタ（図５、図１０、図１
２） ２５２、２５４ トランジスタ（図５） ４２０、４２２、４２４、４２６、４２８、４３０、４
３２、４３４ トランジスタ（図１０、図１２） ４５２、４５４、４５６、４５８ ラッチ（図１１、図
１２） ５０２、５０４ トランジスタ（図１２） ５０６、５０８、５１０、５１２ トランジスタ（図１
２） ５１４、５１６、５１８、５２０ トランジスタ（図１
２） ５５２、５５４、５５６、５５８ 記憶素子（図１３、
図１５）） ５６２、５８８ インバータ（図１３） ６５２、６５４、６５６ トランジスタ（図１４） ６５８、６６０、６６２ トランジスタ（図１４） ６６４、６６６、６６８ トランジスタ（図１４） ６７０、６７２、６７４ トランジスタ（図１４） ６７６、６７８、６８０、６８２ トランジスタ（図１
４） ６８４、６８６ トランジスタ（図１４） ６８８、６９０ トランジスタ（図１４） ６９２、６９４、６９６、６９８、７００ トランジス
タ（図１５） ７０２、７０４、７０６、７０８ トランジスタ（図１
５） ７０９、７１０、７１２、７１４ トランジスタ（図１
５） ７１６ トランジスタ（図１５） ７１８、７２０、７２２、７２４ トランジスタ（図１
５） ７２６、７２８、７３０、７３４ トランジスタ（図１
５） ７３６ トランジスタ（図１５） ７３８、７４０、７４２、７４４ トランジスタ（図１
５） ７４６、７４８、７５０、７５２ トランジスタ（図１
５） ７５４、７５６、７５８、７６０ トランジスタ（図１
５） ７７０、７７２、７７４、７７６、７７８、７８０、７
８２、７８４ トランジスタ（図１４） ７８６、７８８、７９０、７９２、７９４、７９６、７
９８、８００ トランジスタ（図１４） ８０２、８０４、８０６、８０８ トランジスタ（図１
４）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トッド・アラン・クリステンセン アメリカ合衆国55901、ミネソタ州ロチェ スター、トウェンティサード・ストリー ト・ノースウェスト 2410 (72)発明者 ビンタ・ミネシュ・パテル アメリカ合衆国55901、ミネソタ州ロチェ スター、サーティエイス・ストリート・ノ ースウェスト 1909 (72)発明者 アンギア・バン・ファン アメリカ合衆国55902、ミネソタ州ロチェ スター、デルー・レイン・サウスウェスト 2217 (72)発明者 マイケル・ジェイムズ・ローン アメリカ合衆国55901、ミネソタ州ロチェ スター、ヒルズボロー・レイン・ノースウ ェスト 6019 (72)発明者 サルバトーア・ニコラス・ストリーノ アメリカ合衆国55902、ミネソタ州ロチェ スター、コートランド・レイン・サウスウ ェスト 622 (72)発明者 ブライアン・ジョウ・タリク アメリカ合衆国55901、ミネソタ州ロチェ スター、サーティシックスス・アベニュ ー・ノースウェスト 225 (72)発明者 グレゴリー・ジョン・ウールマン アメリカ合衆国55902、ミネソタ州ロチェ スター、メドウ・ラン・ドライブ・サウス ウェスト 123
Claims (31)
- 【請求項１】一度に１つのスレッドを処理する単一プロ
セッサをもち、複数のスレッドを使用するマルチ・スレ
ッド・コンピュータ・システムにおけるマルチ・スレッ
ド・メモリであって、前記マルチ・スレッド・メモリ
が、 （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、を含み、 各前記マルチ・スレッド記憶セルが、（ａ）各々がスレ
ッド対応内容を有する、Ｎ≧２（Ｎは自然数）であるＮ
個の記憶素子と、（ｂ）前記少なくとも１つの書き込み
デコーダに作動状態で接続され、前記複数の記憶素子に
情報を提供する書き込みインタフェースと、（ｃ）前記
少なくとも１つの読み取りデコーダに作動状態で接続さ
れ、前記複数の記憶素子から情報を読み取る読み取りイ
ンタフェースと、を含み、 少なくとも１つの前記読み取りインタフェース及び書き
込みインタフェースが、少なくとも部分的に対応するス
レッドを識別することに基づいて前記スレッド対応内容
の１つを選択することにより、セル内部の前記スレッド
対応内容の選択が実施される、マルチ・スレッド・メモ
リ。 - 【請求項２】少なくとも１つの前記インタフェースが、 （ａ）選択されたスレッドに対応するＮ個の記憶素子の
１つを選択するＮセレクタと、 （ｂ）前記少なくとも１つのデコーダに前記Ｎセレクタ
を接続する、デコーダ当たり１ポートの割合で存在する
少なくとも１つのポートと、を含む、請求項１に記載の
マルチ・スレッド・メモリ。 - 【請求項３】前記読み取りインタフェースが、Ｎセレク
タ及びデコーダ当たり１ポートを含む、請求項２に記載
のマルチ・スレッド・メモリ。 - 【請求項４】（ａ）記憶素子当たり少なくとも１デコー
ダの比率を確保するために十分な数である少なくともＮ
個のデコーダと、 （ｂ）各記憶素子に対して、前記記憶素子を前記デコー
ダに作動状態で接続するデコーダ当たり１つのポートを
含み、これによって複数のスレッドに同時に書き込むこ
とを可能にする前記書き込みインタフェースと、を含
む、請求項３に記載のマルチ・スレッド・メモリ。 - 【請求項５】前記書き込みインタフェースが、Ｎセレク
タ及びデコーダ当たり１ポートを含む、請求項３に記載
のマルチ・スレッド・メモリ。 - 【請求項６】前記読み取りインタフェース及び書き込み
インタフェースが、伝送ゲートで構成されるポートを含
む、請求項１に記載のマルチ・スレッド・メモリ。 - 【請求項７】前記読み取りインタフェース及び書き込み
インタフェースが、パス・ゲートで構成されるポートを
含む、請求項１に記載のマルチ・スレッド・メモリ。 - 【請求項８】各前記記憶素子がマスタ記憶素子であり、 前記マルチ・スレッド記憶セルが、 （ａ）前記マスタ記憶素子にそれぞれが対応するＮ個の
スレーブ記憶素子と、 （ｂ）各前記マスタ／スレーブ記憶素子ペアに関連し、
前記スレーブ記憶素子を対応する前記マスタ記憶素子内
のデータの正確性の検証に使用するためのスキャニング
手段と、を更に含む、請求項１に記載のマルチ・スレッ
ド・メモリ。 - 【請求項９】前記マルチ・スレッド・メモリが、内容を
アドレス指定できるメモリであり、前記マルチ・スレッ
ド・メモリが、各前記マルチ・スレッド記憶セルに関連
付けられている、所要のビット・パターン内の各ビット
値を各前記スレッド対応内容と比較し、すべてのビット
値の一致を識別するための比較手段を更に含む、請求項
１に記載のマルチ・スレッド・メモリ。 - 【請求項１０】前記マルチ・スレッド記憶セル内のＮ個
の記憶素子がリング状に接続され、 前記インタフェースが作動状態で前記Ｎ個の記憶素子の
いずれかに接続され、 所要のスレッド対応内容が、前記インタフェースが接続
された前記記憶素子内に配置されるまで、前記記憶素子
内の前記スレッド対応内容を前記リング内で循環させる
ことにより、スレッド選択が行われる、請求項１に記載
のマルチ・スレッド・メモリ。 - 【請求項１１】各前記記憶素子がラッチのペアを含む、
請求項１０に記載のマルチ・スレッドメモリ。 - 【請求項１２】各前記マルチ・スレッド記憶セルが、 前記書き込みインタフェースが接続されている記憶素子
とは別の記憶素子に接続され、前記書き込みインタフェ
ースがアクセスするポイントとは別の前記リング上のポ
イントへのアクセスを可能にする、補助の書き込みイン
タフェースを含む、請求項１０に記載のマルチ・スレッ
ド・メモリ。 - 【請求項１３】前記書き込みインタフェース及び読み取
りインタフェースが同じ記憶素子に接続され、 各前記マルチ・スレッド記憶セルが、 前記インタフェースに接続されている記憶素子が、スレ
ッド内容を循環させるときに前記リング内の他の記憶素
子をバイパスできるようにする、リング・バイパス手段
を更に含む、請求項１０に記載のマルチ・スレッド・メ
モリ。 - 【請求項１４】前記マルチ・スレッド・メモリが少なく
とも２つの書き込みデコーダ及び少なくとも２つの読み
取りデコーダを含み、 前記書き込みインタフェースが、各前記書き込みデコー
ダ用に記憶セル当たり少なくとも１つのポートを含み、 前記読み取りインタフェースが、各前記読み取りデコー
ダ用に記憶セル当たり少なくとも１つのポートを含む、
請求項１に記載のマルチ・スレッド・メモリ。 - 【請求項１５】前記マルチ・スレッド・メモリが、３個
の書き込みデコーダ及び６個の読み取りデコーダのセッ
ト、又は１２個の書き込みデコーダ及び８個の読み取り
デコーダのセットのどちらかを含む、請求項１４に記載
のマルチ・スレッド・メモリ。 - 【請求項１６】請求項１から請求項１５の任意の１つに
記載されたマルチ・スレッド・メモリを含むマイクロプ
ロセッサ。 - 【請求項１７】単一プロセッサをもち、複数のスレッド
を使用するマルチ・スレッド・コンピュータ・システム
内で使用するための、複数のマルチ・スレッド記憶セル
で構成されるマルチ・スレッド・メモリにおいて、前記
単一プロセッサが一度に１つのスレッドを処理し、前記
単一プロセッサが、前記マルチ・スレッド記憶セルの選
択された１つに情報を供給する少なくとも１つの書き込
みデコーダと、前記マルチ・スレッド記憶セルの選択さ
れた１つから情報をアクセスする少なくとも１つの読み
取りデコーダとを含み、各前記マルチ・スレッド記憶セ
ルが、Ｎ≧２（Ｎは自然数）であるＮ個の記憶素子と、
前記少なくとも１つの書き込みデコーダに作動状態で接
続され、前記複数の記憶素子に情報を供給する書き込み
インタフェースと、前記少なくとも１つの読み取りデコ
ーダに作動状態で接続され、前記複数の記憶素子から情
報を読み取る読み取りインタフェースとを含む、前記マ
ルチ・スレッド・メモリにおいて、 （ａ）各前記Ｎ個の記憶素子にスレッド対応内容を提供
するステップと、 （ｂ）少なくとも部分的に対応するスレッドを識別する
ことによって、前記複数のスレッド対応内容の１つをセ
ル内部で選択するステップと、 （ｃ）前記複数のスレッド対応内容の選択された１つ
を、前記書き込みインタフェース及び読み取りインタフ
ェースの少なくとも１つを介して前記単一プロセッサに
接続するステップと、を含むスレッド選択方法。 - 【請求項１８】前記セル内部で選択するステップが、前
記単一プロセッサが処理しつつある前記スレッドを前記
セルに示すステップを含む、請求項１７に記載のスレッ
ド選択方法。 - 【請求項１９】前記複数のスレッド対応内容の１つをセ
ル内部で選択する前記ステップが、前記記憶素子の１つ
に直接にデータ線を接続することにより選択する、請求
項１７に記載のスレッド選択方法。 - 【請求項２０】前記複数のスレッド対応内容の１つをセ
ル内部で選択する前記ステップが、前記スレッド対応内
容の１つが、前記書き込みインタフェース及び読み取り
インタフェースの１つに接続された記憶素子内に配置さ
れるまで、前記複数のスレッド対応内容を前記Ｎ個の記
憶素子間をシフトすることにより選択する、請求項１７
に記載のスレッド選択方法。 - 【請求項２１】一度に１つのスレッドを処理する単一プ
ロセッサをもち、複数のスレッドを使用するマルチ・ス
レッド・コンピュータ・システムにおけるマルチ・スレ
ッド・メモリであって、前記マルチ・スレッド・メモリ
が （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、を含み、 各前記マルチ・スレッド記憶セルが、 （ａ）各々がスレッド対応内容を有する、Ｎ≧２（Ｎは
自然数）であるＮ個の記憶素子と、 （ｂ）前記少なくとも１つの書き込みデコーダに作動状
態で接続され、前記複数の記憶素子に情報を供給する書
き込みインタフェースと、 （ｃ）前記少なくとも１つの読み取りデコーダに作動状
態で接続され、前記複数の記憶素子から情報を読み取る
読み取りインタフェースと、を含み、 少なくとも１つの前記読み取りインタフェース及び書き
込みインタフェースが、（１）選択されたスレッドに対
応する、前記Ｎ個の記憶素子の１つを選択するＮセレク
タと、（２）少なくとも１つのデコーダに前記Ｎセレク
タを接続する、デコーダ当たり少なくとも１ポートの割
合で存在する少なくとも１つのポートと、を含む、マル
チ・スレッド・メモリ。 - 【請求項２２】前記読み取りインタフェースが、Ｎセレ
クタ及びデコーダ当たり少なくとも１ポートを含む、請
求項２１に記載のマルチ・スレッド・メモリ。 - 【請求項２３】前記マルチ・スレッド・メモリが、スレ
ッド当たり少なくとも１デコーダの割合で、少なくとも
２つの書き込みデコーダを含み、 前記書き込みインタフェースが、各記憶素子に対して、
デコーダ当たり少なくとも１ポートのセットを含むこと
により、複数のスレッドに同時に書き込みが可能な、請
求項２２に記載のマルチ・スレッド・メモリ。 - 【請求項２４】前記マルチ・スレッド・メモリが、少な
くとも２つの書き込みデコーダと、少なくとも２つの読
み取りデコーダとを含み、 前記書き込みインタフェースが、各前記書き込みデコー
ダ用に記憶セル当たり少なくとも１つのポートを含み、 前記読み取りインタフェースが、各前記読み取りデコー
ダ用に記憶セル当たり少なくとも１つのポートを含む、
請求項２１に記載のマルチ・スレッド・メモリ。 - 【請求項２５】前記マルチ・スレッド・メモリが、３個
の書き込みデコーダ及び６個の読み取りデコーダのセッ
ト、又は１２個の書き込みデコーダ及び８個の読み取り
デコーダのセットのどちらかを含む、請求項２４に記載
のマルチ・スレッド・メモリ。 - 【請求項２６】一度に１つのスレッドを処理する単一プ
ロセッサをもち、複数のスレッドを使用するマルチ・ス
レッド・コンピュータ・システムにおけるマルチ・スレ
ッド・メモリであって、前記マルチ・スレッド・メモリ
が、 （Ａ）複数のマルチ・スレッド記憶セルと、 （Ｂ）前記マルチ・スレッド記憶セルの選択された１つ
に情報を供給する少なくとも１つの書き込みデコーダ
と、 （Ｃ）前記マルチ・スレッド記憶セルの選択された１つ
から情報をアクセスする少なくとも１つの読み取りデコ
ーダと、 を含み、 各前記マルチ・スレッド記憶セルが、（ａ）各々がスレ
ッド対応内容を有する、Ｎ≧２（Ｎは自然数）であるＮ
個の記憶素子と、（ｂ）前記少なくとも１つの書き込み
デコーダ及び少なくとも１つの記憶素子に作動状態で接
続され、前記複数の記憶素子に情報を供給する書き込み
インタフェースと、（ｃ）前記少なくとも１つの読み取
りデコーダ及び少なくとも１つの記憶素子に作動状態で
接続され、前記複数の記憶素子から情報を読み取る読み
取りインタフェースと、（ｄ）マルチ・スレッド記憶セ
ル内のリング状に接続されたＮ個の記憶素子と、を含
み、 所要のスレッド対応内容が、前記インタフェースが接続
された前記記憶素子内に配置されるまで、前記記憶素子
内の前記スレッド対応内容をリング内でシフトすること
により、スレッド選択が行われる、マルチ・スレッド・
メモリ。 - 【請求項２７】各前記記憶素子がラッチのペアを含む、
請求項２６に記載のマルチ・スレッド・メモリ。 - 【請求項２８】各前記マルチ・スレッド記憶セルが、 前記書き込みインタフェースが接続されている記憶素子
とは別の記憶素子に接続され、前記書き込みインタフェ
ースがアクセスするポイントとは別の前記リング上のポ
イントへのアクセスを可能にする、補助の書き込みイン
タフェースを含む、請求項２６に記載のマルチ・スレッ
ド・メモリ。 - 【請求項２９】前記書き込みインタフェース及び読み取
りインタフェースが同じ記憶素子に接続され、 各前記マルチ・スレッド記憶セルが、 前記インタフェースに接続された記憶素子が、スレッド
内容を循環させるときに前記リング内の他の記憶素子を
バイパスできるようにする、リング・バイパス手段を更
に含む、請求項２６に記載のマルチ・スレッド・メモ
リ。 - 【請求項３０】前記マルチ・スレッド・メモリが、少な
くとも２つの書き込みデコーダと少なくとも２つの読み
取りデコーダとを含み、 前記書き込みインタフェースが、各前記書き込みデコー
ダ用に記憶セル当たり少なくとも１ポートを含み、 前記読み取りインタフェースが、各前記読み取りデコー
ダ用に記憶セル当たり少なくとも１ポートを含む、請求
項２６に記載のマルチ・スレッド・メモリ。 - 【請求項３１】前記マルチ・スレッド・メモリが、３個
の書き込みデコーダ及び６個の読み取りデコーダのセッ
ト、又は１２個の書き込みデコーダ及び８個の読み取り
デコーダのセットのどちらかを含む、請求項３０に記載
のマルチ・スレッド・メモリ。
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| Application Number | Priority Date | Filing Date | Title |
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| JP3562552B2 JP3562552B2 (ja) | 2004-09-08 |
Family
ID=24709941
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| A521 | Request for written amendment filed |
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| R150 | Certificate of patent or registration of utility model |
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