JPH02289010A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、情報処理装置、特にタグ部を有するデータ
を処理する情報処理装置に関するものである。

（従来の技術〕 従来ＬＩＳＰやＰｒｏｌｏｇといった所謂記号処理用の
言語を専用に実行する計算機においては５データに従来
の値部の他、タグ部を付加することが行われている。タ
グ部は一般に４〜８ビット程度で構成され、そこには値
部の属性を示すコードなどが書込まれる。

第３図はタグ部を有する従来例の計算機の一語の構成を
示す構成図であり、第３図において、１００は値部で３
２ビツト、１０１はタグ部で８ビツトで構成されている
。したがって、−語のデータは４０ビツトで構成される
。この従来例ではデータレジスタ及び主記憶は全て−語
４０ビットで構成さねている。

第４図は、タグ部を有する従来例ハードウェア構成図で
あり、第４図において、１はタグ部を含めたデータを扱
うタグ部を有するＣＰＵ部、２はタグ部を有する主記憶
部、３は入出力装置を制御する人出力部であり、４．７
はそれぞれ前記各部間の３２ビツト幅をもつ制御線、５
．８はそれぞれ各部間の３２ビツト幅をもつアドレス線
、６は人出力制御部３とｃｐｕ部１間の３２ビツト幅を
もつデータ線、９は０２０部１と主記憶部２間のデータ
線であり、該データ線９はタグ部を含めて転送する必要
がある為４０ビツトの幅を持っている。

次にこの従来例の動作について第４図を用いて説明する
。第４図において、まず、ＣＰＵ部！からのメモリリー
ドは、アドレスｌｌ！８を経由してアドレスを主記憶部
２に転送し、該アドレスの４０ビツト幅のデータがデー
タｌｌＱ９を通じて０２０部１に受は堆られる。この間
のコマンド転送やタイミング制御等は制御線７を通じて
行われる。一方プリンタ′８（図示せず）の人出力ｐＵ
器へのデータ書込みは、同様にアドレス線５を通じて装
置アドレスを指定し古込みデータはデータ線６を経由し
て送られる。主記憶部２との転送と同様にタイミング等
の制御は制御線４で行われる。

尚、この時人出力制御部３ではデータの値部だけでタグ
部は必要としない。この為データ線６のビット輻は値部
だけの３２ビツトとなっており、主記憶部とＣＰＵ部の
間のデータ転送はタグの部分まで含めた転送幅の４０ビ
ツト幅が必要となる。

一方、近年の計算機のハードウェア構成の動向としては
ｃｐｕ部、主記憶部等の構成要素間を共通化したバスで
結合し、構成要素単位の独立化共通化を計る動きが顕著
である。第５図は共通バスの結合を示す従来例の構成図
であり、図中、１１はｃｐｕ部（３２ビツト）、１２は
主記憶部（３２ビツトｘＮｉΔ）、１３人出力制御部、
！４，１５．１６はそれぞれ共通化したバス信号線であ
り、１４は制御線、１５はアドレス線、１６はデータ線
である。また、ＣＰＵｌ５（３２ビツト）１１は汎用的
なＣＰＵであり、第４図に示した０２０部１（４０ビツ
ト）と異なりタグ部は持たない。主記憶部１２もタグ部
は持たず一語３２ビットで構成される。従って、データ
線１６は３２ビツト幅である。このように、計算機を構
成する各要素を１４．１５．１６のそれぞれ共通化バス
に合わせて設計すると、各構成要素は別機搏との互換性
を持つことができ、製造者、使用者双方にとって大きな
メリットがある。

そこで５前記第４図に示したようなタグ付データを扱う
ＣＰＵ部もこのような共通バスに接続することが望まれ
る。

また、従来例として特開昭６３−１８２７５６号が開示
されている。この従来例は情報処理装置と主記憶装置間
のキャシュメモリに関するものであり、主メモリはに関
するものではない。また、この従来例の第３図における
タグ記憶回路５１は一般にキャシュのディレクトリメモ
リと称されるもので、キャシュのヒツト／ミスヒツトを
管理するためにキャシュ機構内部でのみ使用されるもの
であり、その内容をＣＰＵ側で読み取って処理の対象と
するデータが格納されるものではない。

即ち、この従来例の第３図ではタグの読出しデータは比
較回路５３にのみ人力されて条件判定のみに使われてお
り、タグ部の読出しデータはＣＰＵに接続されていない
。

（発明が解決しようとする課題） 以上のように従来例においては、第４図に示したタグ付
データを扱うＣＰＵ部を、近年用いうねる第５図に示す
タグを持たないＣＰＵ部の共通バスに接続する場合、共
通バスのデータ線にはタグ接続用の信号線がなく、又共
通バスに接続される主記憶部にはタグ部がないことから
、容易には実現できない問題点があった。

この発明は上記のような従来のｒ：：ｔ　照点を解消す
るためになされたもので、主記憶部と同一アドレスに割
付けられたタグ記憶部を共通バスに接続し、そのデータ
転送だけを連結制御ｆ段でタグ付データを取扱うＣＰＵ
部に接続し、共通バス−トの安価で標準的な主記憶や入
出力装置を利用し、かつタグ部を有するデータ処理が可
能な情報処理装置を得ることを目的とする。

〔課題を解決するための手段〕

このため、この発明においては、制御線、アドレス線お
よびデータ線で構成される共通バスと、前記共通バスの
データ転送幅のビット幅で構成され、前記共通バスの各
線に接続される主記憶部と、前記データ転送幅のビット
幅および該データ転送幅を超えた部分のビット幅から成
るタグ部を有し、前記共通バスの各線に接続されるＣＰ
Ｕ部と、前記タグ部と同一のビット幅であり、アドレス
はｎｊ記主記憶部と同一に割付けられ、益記制御線およ
びアドレス線に接続されるタグ記憶部と、前記ＣＰＵ部
と前記タグ記憶部を接続し、該タグ記憶部のタグデータ
を前記主記憶部のデータと連結制御する連結制御手段と
を具備して成る情報処理装置により前記目的を達成しよ
うとするものである。

〔作用〕

この発明における情報処理装置へのタグ付データの読み
出しの場合は、タグ記憶部は、タグ付データのタグ部の
みをタグデータとして連結制御手段を通じてｃｐｕ部に
出力し、主記憶部は前記タグデータと同一アドレスの主
データを共通バスのデータ線を通してＣＰＵに出力する
。ｃｐｕ部はこれらのタグデータと主データを連結して
−５のタグ付データとして処理する。

また、タグ付データのａき込みの場合、ＣＰＵはタグ付
データのタグ部のみのタグデータを連結制御手段を通じ
てタグ記憶部に出力し、前記タグ付データの主データ部
は共通バスのデータ線を通じて主記憶部のＨ記タグ部と
同一アドレスに出力する。

（実施例） 以下、この発明の一実施例を図面に基づいて説明する。

第１図はこの発明の一実施例による情報処理装置の構成
を示す構成図、第２図は第１図の主記憶部およびタグ記
憶部と連結データとの関連を示す概念図であり、図面第
１図において、前記従来例と同一符号は同−又は相当部
分を示す。また、（イ）は制御線１４．アドレス線！５
およびデータ線１６で構成される共通バス、（ロ）は主
記憶部１２であり、前記共通バス（イ）のデータ転送幅
のビット幅である３２ビット幅で構成され、共通バス（
イ）の各線に接続されるものである。

また、（ハ）はｃｐｕ部１７であり、ｃｐｕ部１７は前
記データ転送幅のビット幅３２ビット幅および該転送幅
を超えた部分のビット幅８ビット幅のタグ部の合計４０
ビット幅を有し、共通バス（イ）の各線に接続されるも
のである。（ニ）はタグ記憶部１８であり、タグ記憶部
１８は前記タグ部と同一のビット幅８ビット幅で構成さ
れ、アドレスは主記憶部１２と同一に割付けられ、制御
線１４およびアドレス線１５に接続されているものであ
る。（ホ）は連結制御手段であり、ＣＰＵ部！７とタグ
記憶部１８を接続し、タグデータの退没をするタグデー
タ線１９と、これを専用に制御する専用制御線２３とで
構成され、タグ記憶部１８と０２１部１７を連結制御す
るものである。

次に、この実施例の動作を第１図および第２図を用いて
説明する。

先ず、０２１部１７からの主記憶のリードの場合、リー
ドコマンドを制御線１４を通じて、主記憶のアドレスを
アドレスｆｉ１５を通じて、それぞれのバスに流す。主
記憶部１２とタグ記憶部１８とは前述のように同一のア
ドレスが割付られている。主記憶部１２では、選択され
たアドレスの内容を読み出しデータ線１６に流す。読み
出しの完了を示す信号も同時に制御４１１４に流す。タ
グ記憶部１８でも、選択されたアドレスの内容をタグデ
ータ４９１９に流す。銃み出しの完了を示す信号も同時
に専用制御線２３に流す。０２１部１７では、データ線
１６のデータとタグデータ線１９のデータとを同時に取
込んで、それらを連結し−５のタグ付データとして皐扱
う。第２図は各記憶部のデータとＣＰＵ部の取扱うデー
タの関係を示した図であり、図面第２図において、２０
はタグ記憶部１８の８ビット×Ｎ語の内容を示し、２１
は主記憶部１２の３２ビットｘＮ語の内容を示す。

この状態でＣＰＵ部１７が００１１番地を読んだ時の内
容を２２に示す。２つのデータが連結されてタグ付の４
０ビツトデータとなっている。

また、ＣＰＵ部１７からの書込みの場合は、ＣＰＵ部側
の４０ビツトデータの１−位８ビットがタグデータとし
てタグデータ線１９を通してタグ記憶部１８に、下位の
３２ビツトがデータ線１６を通じて」ミ記憶部１２にそ
れぞれｉｉ込まれる。

なお、前記実施例では、アドレス線１５とデータ線１６
が分離された共通バス（イ）について述べたが、それら
が同一信号線を時分割で使用するバスであっても前記実
施例と同様の作用と効果を奏することができる。

（発明の効果〕 以上説明したように、この発明によれば、主記憶部と同
一アドレスに割付けられたタグ記憶部を共通ハスに接続
し、タグデータ転送だけを、連結制御手段でタグ付デー
タを取扱うＣＰＵ部に接続したので、共通バス上の安価
で標準的な主記憶部や入出力装置を利用し、かつタグ部
を持ったデータ処理がｉ＋７能な情報処理装置が得られ
る効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による情報処理装置の構成
図、第２図は第１図の主記憶部及びタグ記憶部と連結デ
ータとの関連を示す概念図、第３図はタグ付データの一
語の構成図、第４図は従来例のタグ付データを取扱う情
報処理装置の構成図、第５図は従来例の共通バス接続の
情報処理装置の構成図である。 イ・・・・・・共通バス ロ・・・・・・主記憶部 ハ・・・−ｃ　ｐ　ｕ部 二・・・・・・タグ記憶部 ホ・・・・・・連結制御手段 １２・・・・・・主記憶部 １３・・・・・・人出力制御部 １４・・・・・・制御線 １５・・・・・・アドレス線 １６・・・・・・データ線 １７・・・−ｃ　ｐ　ｕ部 １８・・・・・・タグ記憶部 １９・・・・・・タグデータ線 ２３・・・・−専用制御線 なお、図中、同一符号は同−又は相当部分を示す。 第２図

Claims (1)

1. 【特許請求の範囲】 下記の（イ）ないし（ホ）の構成要素を具備して成るこ
   とを特徴とする情報処理装置。 （イ）制御線、アドレス線およびデータ線で構成される
   共通バス。 （ロ）前記共通バスのデータ転送幅のビット幅で構成さ
   れ、前記共通バスの各線に接続される主記憶部。 （ハ）前記データ転送幅のビット幅および該データ転送
   幅を超えた部分のビット幅から成るタグ部を有し、前記
   共通バスの各線に接続されるＣＰＵ部。 （ニ）前記タグ部と同一のビット幅であり、アドレスは
   前記主記憶部と同一に割付けられ、前記制御線およびア
   ドレス線に接続されるタグ記憶部。 （ホ）前記ＣＰＵ部と前記タグ記憶部を接続し、該タグ
   記憶部のタグデータを前記主記憶部のデータと連結制御
   する連結制御手段。