JPH02289096A - データ・プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ・プロセッサとその繰り返しタスクの処
理に関する。

本発明の用途は、ビクセルまたはタスクを基本にした表
示装置に、中でも表示フィールド内で線を描画できる表
示装置にある。

Ｂ、従来技術 タスクやビクセルを基本にした表示装置では。

円弧をなす各線を、さらには主軸や対角線上にはないベ
クトルをも近似する必要がある。これは、描画（プロッ
ト）しようとする線が、一般には画面上のビクセル位置
やブロック・フィールドなどしか通過しないからであり
、このような位置あるいは領域がそれぞれ離れすぎてお
り、線が連続しているように見えないためである。ＩＩ
の各点を近似する時間を短縮するよう、連続した点列を
描くため整数演算を行う増分アルゴリズムが考案されて
いる。このようなアルゴリズムの例は、１９８２年にＡ
ｄｄｉｓｏｎ−Ｗｅｓｌｅｙ社から出版された＋Ｆｕｎ
ｄａｍｅｎｔａｌｓ　ｏｆ　Ｉｎｔｅｒａｃｔｉｖｅ　
Ｇｒａｐｈｉｃｓ”にみられる、４３２ないし４８９頁
には直線の描画方法、４４１ないし４４６頁には他の線
ｃ円１円弧など）の描画方法についての説明がある。

−ｇｌＱにこのようなアルゴリズムは繰り返しを特徴と
し、繰り返しのたびに誤差項が更新され、その新しい値
により、次のビクセルまたはビクセル列の処理が決定さ
れる。直線を描くものとして、普通“Ｂｒｅｓｅｎｈａ
ａ＋　Ｌｉｎｅ　Ａｌｇｏｒｉｔｈｍ”と呼ばれるアル
ゴリズムがよく知られている。このアルゴリズムでは、
描画方向を決めるのは演算結果の符号である。ＯＤＡ　
（デジタル微分解析）アルゴリズムでは、演算結果の桁
上げが用いられる。直線以外の１円弧などを描くアルゴ
リズムにも同様のものがある。

これら従来技術の短所としては、第１に線の各点に対す
る処理がかなり多くなる。これまでの増分アルゴリズム
は、描画する各ビクセルの位置を決定するため、複数の
命令を用いるコード・ループを処理する。その結果、こ
の種の効率的なアルゴリズムを適用しても、ｌｌａの各
ビクセルを描くため多数の命令サイクルが必要になる。

この処理を行う時間ｃセットアツプ時間とアルゴリズム
実行時間）が大きなオーバヘッドとなり１表示装置の性
能が抑えられる。複雑なグラフィクス画像では、多数の
線を描かなければならないため、効率的な描画アルゴリ
ズムをもってしても１表示フィールド上の線を近似する
にはかなりの時間がかかる。

グラフィクス表示装置で線の描画時間を短縮する必要性
は認識されており、欧州特許第ＥＰ−Ａ−３０１２５３
号明細書では、短い線の発生時間を短縮する効果のある
表示装置用の線発生器についての説明がある。この明細
書では、一定の線（特に短い線）を描画のたびに発生さ
せる必要をなくすために、線を符号化して格納すること
が提案されている。この方法は、セットアツプ時間が大
きなポイントとなる短い線を描く時間の短縮には有効で
あるが、グラフィクス処理装置において線の描画時間を
短縮するための汎用性のある解決法は提示していない。

Ｃ９発明が解決しようとする課題 本発明の目的は特に表示装置の線描性能を改良すること
にある。ただし−射的には、繰り返し処理の期間にデー
タ・プロセッサの性能を改良することが本発明の目的で
ある。

９１課題を解決するための手段 本発明の要点は、プロセッサの条件コードの状態に応じ
て選択される第１の値と第２の値の演算または第１の値
と第３の値の演算のいずれかを定義する命令を提供する
ことにある。

この命令を与えることで１表示装置のプロセッサは、プ
ロセッサのサイクル時間当り１回の演算を実行できる（
これまでは１分岐したコード・ループを実行する必要が
あった）、この命令は。

基本的に、順序づけに用いられる従来からの条件命令と
は異なる。実際、この新命令では、条件コードによって
一組のオペランドから選択された一対のオペランドに対
して、ｇｔ（Ｍ演算または論理演算が直接実行されるた
め、プログラムを分岐する〔すなわち順序づけを制御す
る）必要がない。

この新命令の用途は、特に表示装置にあって。

線描性能の改良に役立つが、汎用データ・プロセッサで
も広い用途のあることが明らかになろう、この命令は、
一定のプロセッサ条件（ｃｏｎｄｉｔｉｏｎｌが満たさ
れたとき、これに応じて。

第１の値と、他の２つの値から選択された１つの値の演
算が必要な繰り返し処理の効率を高める。

本発明によって提供されるデータ・プロセッサは、第１
．第２．第３のそれぞれの値を格納する手段と、プロセ
ッサの条件コードを格納する手段と、第！の値と第２の
値または第１の値と第３の値の演算を定義する命令を含
めた命令をデコードする論理回路とからなり、第２の値
と第３の値は、前記プロセッサ条件コードの状態に応じ
てプロセッサによって選択される。

第２と第３の値を格納する手段は、アドレスが２進数で
あってそれぞれ１ビツトずつ異なる記憶場所とするのが
望ましい、実施例では、第２と第３の値は隣接する記憶
場所に格納される。

第１、第２、第３の値はプロセッサのレジスタに格納す
るのが効果的である。

本発明の一例（後述）では、この特殊な命令は、前記プ
ロセッサ条件コードの状態に対応する第１の値と第２の
値または第１の値と第３の値の選択的加算を指定する命
令である。この実施例が表示プロセッサに具体化されれ
ば、線をきわめて効率よく描画することができる。ここ
に述べる例では、線上に連続したビクセル列は、Ｂｒｅ
ｓｅｎｈａ請の線描アルゴリズムに基づいて処理され、
第２または第３の値は、符号フラグの状態に応じて選択
される。これに代えて、線上に連続したビクセル列が、
たとえばＤＤＡアルゴリズムを基に処理されるとすれば
、第２または第３の値は、桁上げフラグの状態に応じて
選択される。

本発明によるデータ・プロセッサを組み込めるデータ処
理系は、命令の記憶装置と命令シーケンサを含むもので
あり、シーケンサは前記命令の記憶装置からの順序つけ
命令を受けて、これを実行することで、命令が順序づけ
され、データ・プロセッサによって処理される。

このデータ処理系には、タスクを実行する論理回路を使
用するのが望ましい、このタスク処理論理回路は、デー
タ・プロセッサからのタスク・コマンドを受信・実行す
るよう接続され、データ・プロセッサからの制御信号を
受信するよう接続される制御論理回路から構成される。

制御信号は。

データ・プロセッサが前記の特殊命令を実行しているこ
とを示し、タスク処理論理回路はこの信号によって所定
の（プログラム式）タスクを実行する。

プロセッサからのタスク・コマンドか、または前記特定
のタスクのタスク・コマンドをシミュレートするプログ
ラム式コマンドを選択するために、マルチプレクサを付
加できる。マルチプレクサは、データ・プロセッサから
の制御信号に応じた制（１論理回路の出力によって制御
される。

データ・プロセッサ、命令シーケンサ、タスク処理論理
回路は、命令がデータ・プロセッサによって実行される
と同時に、順序づけ命令が命令シーケンサによって実行
され、しかもタスクがタスク処理論理回路によって実行
されると同時に、その命令がデータ・プロセッサによっ
て実行されるよう構成するのが望ましい。

」−述のように、本発明は特に表示装置において線を描
く用途を対象にしているが、他の用途にも対応できる。

後述する表示装置例では、プロセッサの命令サイクルご
とにビクセルを処理できる。

タスク処理論理回路によって実行されるタスクは１表示
フィールドに連続したビクセル列を描画するため、前景
または背景のビクセルを描画して１表示フィールド内で
軸方向または対角線方向・のステップを選択する。

Ｅ、実施例 以下１本発明の実施例について述べる。これは、Ｂｒｅ
ｓｅｎｈａｍの線描アルゴリズムとして知られる従来の
直線発生方式に基づく、この方式は、先に挙げた“Ｆｕ
ｎｄａｍｅｎｔａｌ　ｏｆ　ＩｎｔｅｒａｃｔｉｖｅＧ
ｒａｐｈｉｃｓ”の４３３ないし４３６頁と、ＩＢＭＳ
ｙｓＬｅａ＋ｓ　Ｊｏｕｒｎａｌ、Ｖｏｌ、　４　、　
Ｎｏ、　　ｉ（１９６５年）の２５ないし３０頁に掲載
された記事＋Ａ１ｇｏｒｉｔｈｓ　　ｆｏｒ　　Ｃｏｍ
ｐｕｔｅｒ　　Ｃｏｎｔｒｏｌ　　ｏｆ　　Ｄｉｇｉｔ
ａｌＰｌｏｔｔｅｒ”に説明されている９本発明は、直
線を描くか、または円弧など他の線を描くかにかかわら
ず、他の増分方式にも、また実際、伯の一般的な縁り返
し処理にも応用できることが以下の説明から明らかにな
ろう。

Ｂｒｅｓｅｎｂａａの線描アルゴリズムでは、線は、座
標系の第１八分円内で原点から伸びた線と定義される。

他のへ分円内の線は、　Ｏｒｅｓｅｎｈａｍの線描アル
ゴリズムを用いた正規化によって計算される。

すなわち、対応する第１象限内の線が計算され、アルゴ
リズムの処理結果が、座標空間の対称性を利用して、描
画される線の実際の空間位置に転置される。　Ｂｒｅｓ
ｅｎｈａｍのアルゴリズムは、線の始点と終点がビクセ
ル位置として与えられると仮定している。これにより、
線の表現に用いられる個々のビクセル位置が算出できる
。

Ｂｒｅｓｅｎｂａ腸の線描アルゴリズムの要点は（従来
のコンビ１−タ・プログラムに適用されているように）
、直線上に連続したビクセルの点列を描くため１表１に
引用したコードを用いることにある、このコードにより
、側々のビクセルのＸ、Ｙ座標の連続が計算される。こ
こに示したａ本分岐コード・ループでは２つの並列経路
が用いられ、そのいずれかが負の△ＬＵ状態フラグｎの
状態に応じて選択される。

表１ １１ｏｏｐ：　ＣＪ　Ｐ　　ｎ、ｎｅｇｉｎ　　負のフ
ラグがセットされていればラベル に飛ぶ。

２　　　　ＡＤＤ　　Ｒ１，Ｒ２定数ＫｌをＲ１の誤差
項に加える。

３　　　　Ｐ　Ｌ　ＯＴ　　ｐｉｘｅｌ　ａｔ、、、。

４　　　　ＣＤＪ　　ａ、１ｏｏｐ　　　’１ｏｏｐ−
に戻り、次のビクセルの処理を 繰り返す。

５ｎｅｇｉｎ：ＡＤＤ　　Ｒ１，Ｒ３定数に２を１１１
の誤差項に加える。

６　　　　Ｐ　Ｌ　ＯＴｐｉｘｅｌ　ａｔ、、。

７　　　　ＣＤ　Ｊ　　ａ、１ｏｏｐ　　　”１ｏｏｐ
−に戻り、次のビクセルの処理を 繰り返す。

このプログラムは、描画プロセスの各段階で。

プロセッサ・フラグの１つ（ここでは負のフラグｎ）の
状態に応じて１選択された被加数（Ｋｌまたはに２）を
加算する。ステップｌで負のフラグがセットされていれ
ば、プログラム・シーケンサはフラグ−口ｅｇｉｎ”に
飛び、ステップ５で、レジスタＲ３からの定１ＱＫ２を
レジスタＲ１の内容に加える。負のフラグは１通常の方
法でプロセッサによって自動的に更新される。ステップ
３では、ビクセルが描かれ、制御はステップ４からフラ
グ“１ｏｏｐ”に戻る。

ステップｌで負のフラグがセットされていなければ、プ
ロセッサは（ステップ２で）レジスタＲ２からの定数に
ｌをレジスタＲ１の内容に加える。負のフラグは１通常
の方法でプロセッサによって自動的に更新される。ステ
ップ３では、ビクセルが描かれ、制御はステップ４から
フラグ“ｌ　ｏ　ｏ　ｐ　”に戻る。

ここかられかるように、この分岐ループは、７つの命令
からなり、うち４命令を繰り返し実行すれば、線上に連
続した点列を描くことができる。

本発明は、このようなループ内の２つの経路をなくすこ
とができる新しい命令を提供するものである。これによ
り、コストをかけずに性能が向上する（短いコード経路
では大幅な性能向上になる）。

［１ｒｅｓｅｎｈａｍの線描アルゴリズムを改良するた
め１本発明では５プロセツサ（表示プロセッサなど）が
新タイプの命令を実行するｍ−ここではこの命令を５Ａ
ＤＤ　（選択的加１ｉ、　５ｅｌｅｃｔｉｖｅ　Ａｄｄ
ｌ命令と呼ぶことにする。５ＡＤＤ命令は、通常の加算
命令と異なり、事実上３つのオペランドを持つ（ただし
命令の中で名前が付けられるのは２つだけであり、実行
されるオペランドも２つである）　命令の中で名前を持
つ２つのオペランドは、被加数と、２つの加数のうちの
第１の加数である（通常は、暗示される奇数／偶数レジ
スタの対の奇数レジスタに格納される）、実行時に用い
られる２つのオペランドは、被加数と、２つの加数のう
ちの１つである。どちらの加数な用いるかは、その時点
の負のＡＬＵ状態フラグの設定により動的に決定される
。

ここから“５ＡＤＤ　　Ｒ１、Ｒ２“の実行結果は次の
ようになる。Ｒ１は、負のＡＬＵフラグがリセットされ
れば、Ｒ１プラスＲ２の値に等しくなり、負のＡＬＵフ
ラグがセットされれば、Ｒ１プラスＲ３の値に等しくな
る。したがって５ＡＤＤ命令では、表１に示したコード
に必要なＡＬＵ状態フラグによる分岐というオーバヘッ
ドがなくなる。

第１図は１本発明を採用した表示処理系の情報の流れを
示すブロック図である。

シーケンサ１６は、命令経路１３を通して命令ｆ（ＡＭ
１２から受信された命令を所定の順序で処理する。また
、オーバラップ命令による減分や飛越しなどの順序つけ
命令をデコードし、一般には命令用ランダム・アクセス
・メモリ（ＲＡＭ）１２内の命令の順序づけを制御する
。順序づけ命令以外の命令は、別の命令経路１７を通し
てプロセッサ１８に渡され実行される。ブロセ・ンサ１
８は、データ経路１５を通してデータ・メモリＩ４にア
クセスし、経路１７を通して受信された命令の実行に用
いられるデータを取得する。プロセッサ１８はまた。ア
ドレス・ライン１９と制御ライン２０ないし２２を通し
て、ビクセル描画論理回路の形をとるタスク処理論理回
路２３に接続される。ビクセル描画論理回路は、ビクセ
ル描画関数を実行し、経路２５を通して表示メモリ２４
内のビクセル・データを更新する。

第１図の各ブロックが分かれているのは、わかりやすさ
を考慮したためであり、表示処理系ＩＯの物理装置を他
の構成にすることも可能である。

たとえば、命令ＲＡＭ、データ・メモリ、および表示メ
モリは個別装置として示しているが、実施時には汎用記
憶装置としてまとめることができる。

第２図は、第１図のプロセッサ１８の論理構造を示す８
本発明の理解に必要な構造部分だけを図に示した。命令
はデータ経路１７に入る。この経路は実際には複数個の
ラインからなり、命令デコーダ２６によってデコードさ
れる。命令デコーダは、多くの命令をデコードできるが
、ここで対象とするのは５ＡＤＤ　（選択的加算）命令
である。５ＡＤＤ命令は、命令コードと、２つのレジス
タ・アドレスＲ１，Ｒ２から構成される。

５ＡＤＤ命令がデコードされると、５ＡＤＤデコ一ド信
号がデコーダ出力４０で生成されてＡＮＤゲート２７に
送られ、２つのレジスタ・アドレスＲ１，Ｒ２が、アド
レス・ライン・２８．２９に供給される。アドレス・ラ
イン２日は直接、汎用レジスタ・アレイ３０の第１のア
ドレス人カポ−）３１に接続される。アドレス・ライン
２９の上位ビット・ラインは直接、レジスタ・アレイ３
０の第２のアドレス人力ボート３２に接続される。アド
レス・ライン２９の最下位ビット・ラインは、ＯＲゲー
トを経由して入力ボート３２の最下位ビット人力につな
がる。ＯＲゲート３３の第２の入力は、ＡＮＤゲート２
７の出力から取られる。ＡＮＤゲート２７の第２の入力
は、経路３９を通して、プロセッサ条件レジスタ（ＰＣ
Ｒ）３４の条件レジスタの符号フラグから受信される。

この例では、５ＡＤＤ命令は、アドレス・ライン２８．
２９上のアドレスＲ１，Ｒ２をそれぞれレジスタ・アド
レスとして指定する０選択されたレジスタＲ２のアドレ
スは偶数レジスタ・アドレスとなる。

条件レジスタの符号フラグが負にセットされた場合、デ
コーダ出力４０からの５ＡＤＤデコ一ド信号と、このセ
ットされた符号フラグの組み合わせにより、ＡＮＤゲー
ト２７の出力がｌｌｉｇｈになり、ＯＲゲート３３の出
力が論理ｌとなる（奇数アドレスに対応）、これは、５
ＡＤＤ命令からの最下位ビ・ントが偶数アドレスに対応
する場合でも変わらない、こうして５ＡＤＤ命令からの
Ｒ２アドレスは調整されてレジスタＲ３のアドレスとな
る。

符号フラグがセットされない場合（符号が正のとき）、
ゲート２７の出力はＬｏｗになり、ＯＲゲートの出力は
５ＡＤＤ命令からの値を示す、いいかえれば、この場合
５ＡＤＤ命令からのＲ２アドレスは調整されない。

選択されたレジスタ（Ｒ１とＲ２またはＲ１とＲ３）の
内容は、ライン３５．３６を通して論理演算機構（ＡＬ
Ｕ）３７に供給され１本発明のこの例ではここで加算さ
れる。プロセッサ条件レジスタ３４は、ＡＬＵの演算結
果に応じて、経路３８が示す従来の方法で更新される。

ＡＬＵ３７（７）出力は、以降の繰り返しの新しい誤差
項を決定し、Ｒ１に格納される。このほかプロセッサが
ビクセル描画論理回路に供給するのは、ＰＣＲ３４から
の制御ライン２２上の符号フラグの状態、デコーダ出力
４０からの制御ライン２１の５ＡＤＤデコ一ド４８号、
デコーダ２６の出力４１からの制御ライン２０の人出力
選択信号、および命令デコーダ２６からのライン１９の
ビクセル描画論理゛コマンド・コードである。

プロセッサは、ブロセッナの各要素を制御するため、ま
た５ＡＤＤ以外の命令を実行するため、他の従来からの
制御ラインによっても構成できることは明らかであろう
、ただし、このような構成は本発明の理解には必要でな
いため、わかりやすさを考慮して省略している。

第３図は、ビクセル描画論理回路（ＰＰＬ）２３内のデ
ータの流れを示す。

制御論理回路４２がプロセッサ１８からの制御ライン２
Ｉの５ＡＤＤデコ一ド信号と制御ライン２０の人出力選
択信号を受けると、イネーブル（許可）信号がライン４
５を経由してデコーダ４６に供給され、切替え信号が２
：１マルチブレクナ４４に供給される。その結果、プロ
セッサ１８からアドレス・ライン１９に供給されるアド
レス信号ではなく、”ＤＦＳＳ”　　（前景／背叶ビク
セル描画と軸方向／対角線方向移動選択、口ｒａｗ　　
Ｆｏｒｅｇｒｏｕｎｄ／ｂａｃｋｇｒｏｕｎｄ　　ｐｉ
ｘｅｌ　　ａｎｄ　　５ｅｌｅｃｔａｘｉａｌ／ｄｉａ
ｇｏｎａｌ　５ｔｅｐｌ命令を指定する置換えアドレス
４７が選択される。

プロセッサが５ＡＤＤ以外の信号を処理している場合、
デコーダ４６のアドレス指定にはライン１９のアドレス
が用いられる。しかし５ＡＤＤ命令の場合、置換えアド
レス４７（アドレス・ラインの配線によって生成可能）
により、ＤＦＳＳ命令が事実上ハードウェアでシミュレ
ートされる。

上述した構造から、プロセッサ１８からの入出力命令に
よって、ビクセル画像論理回路２３が接続されるローカ
ル入出力バス１９を通して通常のＰＰＯ（ビクセル描画
動作）が制御される。ビクセル描画論理回路が実行する
ｐｐｏｔないしＰＰ０１５の選択は、デコーダ４６の入
力側のアドレスのデコードによって決定される。制御論
理回路４２が、プロセッサがいつ制御ライン２０の５Ａ
ＤＤデコ一ド信号からの５ＡＤＤ命令を実行しているか
を検出すると、ビクセル・インターフェイスが、ＤＦＳ
Ｓ命令の置換えアドレスを選択して、プロセッサのＤＦ
ＳＳ入出力命令をシミュレートする。その結果デコーダ
４６は、ラインＰＰＯ″１１　Ｆ　Ｓ　Ｓ“に信号を出
力し、これによりＤＦＳＳ論理回路がビクセルの表示を
実行し、表示フィールド位置を増分（移動）する、ＤＦ
ＳＳ論理回路はまた。プロセッサ条件レジスタ３４から
のライン２２の符号フラグを受イ目する。符号フラグが
セットされていて負を示す場合、ビクセル位置は増分さ
れず、ビクセル位置も移動しない、符号フラグがセット
されておらず、正を示す場合、ビクセル位置は移動し、
増分される。

ＤＦＳＳ論理回路の詳細は図示していない、これは経路
２５を通して表示メモリ２４の内容のアドレス指定や変
更を行うのに適した特殊用途の論理回路に実現できるか
らである。この論理回路の詳細は１本発明の理解には必
要でなく、表示メモリ２３の実施形態や表示装置の制御
の詳細によって決まり、この点は表示装置が表示画面、
ブロクタ、プリンタなどであっても変わらない。

シーケンサによって実行される命令に、ＤＪＯ”　（オ
ーバラップを伴う減分と飛越し。

ｄｅｃｒｅｓ＊ｅｎｔ　ａｎｄ　ｊｕｍｐ　ｗｉｔｈ　
ｏｖｅｒｌａｐｌ命令がある。

ループ・カウンタの減分とループの終わりの検査が行わ
れると、この命令はターゲラｉ・・アドレスに分岐する
。このパイプラインの次の命令は、プロセッサ１８によ
って同時に実行できる。シーケンサ、プロセッサ、Ｊ３
よびビクセル描画論理回路は事実上、第４図に示すよう
に、命令がオーバラップしたバイブラインとして機能す
る。

上述の表示処理系ｌＯにより、各命令サイクルで表示メ
モリにビクセルが描かれ１表２に引用したコードにより
線が描画される。このコードは、ループをｎ回実行する
アルゴリズムの核となるループである（ｎはビクセル数
で表される線長）。

表２ Ｄ　Ｊ　Ｏ１ｏｏｐ　　　　　ループをなすが次の命令
のオーバラップ も行う ５ＡＤＤ　　Ｒ１，Ｒ２Ｒ１をＲ２／＋１３に選択的に
加える シーケンサ１６．プロセッサ１８．およびビクセル描画
論理回路によって形成される３つの要素により、各命令
サイクルで１ビクセルが描画される（第４図参照）、シ
ーケンサはＤＪＯ命令を、プロセッサは５ＡＤＤ命令を
実行し、ビクセル描画論理回路は、プロセッサによる５
ＡＤＤ命令の実行に応じてシミュレートされるＤ　Ｆ　
Ｓ　Ｓ命令を自動的に実行する。

ここに説明した本発明の例では、線の端点の１つから始
めて、その線に沿って進むことで、１１ｒｅｓｅｎｈａ
ｍのアルゴリズムに基づく方法によって線を描画できる
。進度はそれぞれ減少して、軸方向または対角線方向の
移動となる。

第５図は、第１図の表示処理系を表示アダプタ１０とし
て組み込んだワークステーションを示す、ワークステー
ションは、従来型のマルチタスク・プロセッサの形をと
る中央処理装置５３と。

システム・バスを介して接続される表示アダプタＩＯを
含むその他の装置からなる。システム・バスは、データ
・バス５０、アドレス・バス５１゜および制御バス５２
からなる。システム・バスには、ランダム・アクセス・
メモリ（ＩＩＡＭ）５５と読取専用記憶機構（ＲＯ５）
５４が接続される０人出力アダプタ５６はシステム・バ
スと、ディスク装置などの周辺装置５７を接続するもの
である。同様に、通信アダプタ５８は、ワークスデージ
ョンを外部プロセッサ（ホスト・コンピュータなど）に
接続するものである。キーボード６０は、キーボード・
アダプタ５９を介してシステム・バスに接続される。表
示アダプタ１０は２表示装置６１のデータ表示を制（卸
するのに用いられる。

以上、本発明の一例について説明したが、これの変更や
追加なども本発明の適用範囲内で実施できることは明ら
かであろう。

たとえば、５ＡＤＤとＩ）　Ｆ　Ｓ　Ｓはごく基本的な
命令であるため、この方法を、線を描画する他の増分ア
ルゴリズムにも同じように応用できる。ＤＤＡアルゴリ
ズムの場合、移動方向の１沢を決めるのは、符号フラグ
ではなく桁上げフラグであるため、プロセッサ条件レジ
スタから、符号フラグではなく指上げフラグを選択する
ことができる。

本発明は、曲線や円弧など直線以外の線を描く増分アル
ゴリズムにも等しく応用できるものである０本発明の機
構は、伯の命令、プロセッサ条件コードの他の組み合わ
せ、および他の描画プリミティブを考慮した場合、はと
んどの増分アルゴリズム、ＤＤＡアルゴリズムに応用で
きる。たとえば１円周画の方法に、符号条件コードとゼ
ロ条件コード、ｉ３よびビクセルを描いて３方向のうち
１方向に進む描画プリミティブが必要なものがある。こ
の場合オペランドの選択は、複数の条件コードによって
決まることになる。これと同じく、３つのうち２つのオ
ペランドを選択することが最低条件であり、一般には、
ｎ＞２、ｍａｎのとき、ｍのうちｎを選択することが可
能である。

実際、本発明は１表示プロセッサで線を描画する増分ア
ルゴリズムの処理に限らず、広く様々な増分アルゴリズ
ムの処理に適用できるものである。

Ｆ１発明の効果 本発明によれば、グラフィクス装置における線の描画等
の繰り返しタスクの処理性能が向上する。

【図面の簡単な説明】

第１図は１表示処理系に実施される本発明の適用例を示
すブロック図である。 第２図は１本発明によるデータ・プロセッサの各部を示
すブロック図である。 第３図は、本発明に用いられるタスク処理論理回路のプ
ロ・ンク図である。 第４図は、第１図の表示処理系の各要素における演算の
オーバラップを示す図である。 第５図は、第１図の表示処理系を採用できるワークステ
ーションのブロック図である。 シーケンサ ブロセッザ ＰＬ ＪＯ ＡＯＤ ＪＯ ＦＳＳ ＳＡ［］Ｄ ＦＳＳ ＪＯ ５八〇〇〇 ＦＳＳ　ｎ ＦＩＧ、　４ パトラ− ハンプシャー、ラムズイ、クノスーン７、ン、ニューリ
ン・フォーク１２番地 ハンプシャー、ウィンチエスタ−ミツシエルヤーチ・ス
トリート、デイ−バー・バーン（番＠発 ジヨツブ・ハン・キム 地なし） イギリス国すレイ、 モーダン、セダーズ・ロード１２番地

Claims (1)

【特許請求の範囲】
1. （１）第１、第２、第３のそれぞれの値を格納する手段
   （３０）と、 プロセッサ条件コードを格納する手段（３４）と、 第１の値と第２の値または第１の値と第３の値の演算を
   定義する特定の命令をデコードする論理回路（２６）と
   よりなり、 プロセッサによる第２または第３の値の選択が、前記プ
   ロセッサ条件コードの状態によって決定される データ・プロセッサ。