JPH0228946A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH0228946A JPH0228946A JP63178083A JP17808388A JPH0228946A JP H0228946 A JPH0228946 A JP H0228946A JP 63178083 A JP63178083 A JP 63178083A JP 17808388 A JP17808388 A JP 17808388A JP H0228946 A JPH0228946 A JP H0228946A
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- Japan
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- load
- wiring board
- lsi chip
- semiconductor element
- insulating resin
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/00—Package configurations
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- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロコンピュータやゲートアレイ等の多
電極、狭ピッチのＬＳＩチップの実装に関するものであ
る。
電極、狭ピッチのＬＳＩチップの実装に関するものであ
る。
（従来の技術）
従来の技術を第２図に基づいて説明する。第２図（ａ）
に示すように、セラミックスガラス等よりなる配線基板
１１の導体配線１２を有する面に、絶縁性樹脂１３を塗
布する。導体配線１２は叶−Ａｕ、 ＡＱ。
に示すように、セラミックスガラス等よりなる配線基板
１１の導体配線１２を有する面に、絶縁性樹脂１３を塗
布する。導体配線１２は叶−Ａｕ、 ＡＱ。
ＴｊＯ等であり、絶縁性樹脂１３は熱硬化性あるいは紫
外線硬化性のエポキシ樹脂、アクリル樹脂等である。次
に、第２図（ｂ）に示すように、Ａｕ等よりなる突起電
極１４を有したＬＳＩチップ１５を、突起電極１４と導
体配線１２の位置が一致するように配線基板１１の絶縁
性樹脂１３が塗布された領域に設置し、加圧ツール１６
でＬＳＩチップ１５を加圧する。このとき、加圧する荷
重は突起電極１４の厚さのバラツキ、および配線基板１
１の平面度を突起電極１４の変形量で吸収できる大きさ
に設定する。また、このとき、絶縁性樹脂１３は周囲に
押し出され、ＬＳＩチップ１５の突起電極１４と導体配
線１２は電気的に接触する。次に、加圧ツール１６をＬ
ＳＩチップ１５に加圧した状態で絶縁性樹脂１３を硬化
し、第２図（ｃ）に示すように、加圧ツール１６を解除
する。このとき、ＬＳＩチップ１５は配線基板１１に絶
縁性樹脂１３により固着されるとともに、ＬＳＩチップ
１５の突起電極１４と導体配線１２は接触により電気的
に接続される。
外線硬化性のエポキシ樹脂、アクリル樹脂等である。次
に、第２図（ｂ）に示すように、Ａｕ等よりなる突起電
極１４を有したＬＳＩチップ１５を、突起電極１４と導
体配線１２の位置が一致するように配線基板１１の絶縁
性樹脂１３が塗布された領域に設置し、加圧ツール１６
でＬＳＩチップ１５を加圧する。このとき、加圧する荷
重は突起電極１４の厚さのバラツキ、および配線基板１
１の平面度を突起電極１４の変形量で吸収できる大きさ
に設定する。また、このとき、絶縁性樹脂１３は周囲に
押し出され、ＬＳＩチップ１５の突起電極１４と導体配
線１２は電気的に接触する。次に、加圧ツール１６をＬ
ＳＩチップ１５に加圧した状態で絶縁性樹脂１３を硬化
し、第２図（ｃ）に示すように、加圧ツール１６を解除
する。このとき、ＬＳＩチップ１５は配線基板１１に絶
縁性樹脂１３により固着されるとともに、ＬＳＩチップ
１５の突起電極１４と導体配線１２は接触により電気的
に接続される。
（発明が解決しようとする課題）
上記従来の技術では、ＬＳＩチップに突起電極の厚さの
バラツキ、配線基板の平面度を突起電極の変形量で吸収
できる荷重を加えた状態、すなわち非常に大きい荷重を
加えた状態で絶縁性樹脂を硬化するため、ＬＳＩチップ
および配線基板の残留歪が大きく、後にその歪が少なく
なるように作用するため、ＬＳＩチップの特性劣化、高
温および高湿中での絶縁性樹脂の剥離による接続不良が
生じる欠点があった。
バラツキ、配線基板の平面度を突起電極の変形量で吸収
できる荷重を加えた状態、すなわち非常に大きい荷重を
加えた状態で絶縁性樹脂を硬化するため、ＬＳＩチップ
および配線基板の残留歪が大きく、後にその歪が少なく
なるように作用するため、ＬＳＩチップの特性劣化、高
温および高湿中での絶縁性樹脂の剥離による接続不良が
生じる欠点があった。
本発明の目的は、従来の欠点を解消し、絶縁性樹脂を硬
化するとき、ＬＳＩチップ等の半導体素子および基板に
歪が生ぜず、ＬＳＩチップの特性劣化や接続不良が生じ
ない半導体素子の実装方法を提供することである。
化するとき、ＬＳＩチップ等の半導体素子および基板に
歪が生ぜず、ＬＳＩチップの特性劣化や接続不良が生じ
ない半導体素子の実装方法を提供することである。
（課題を解決するための手段）
本発明の半導体素子の実装方法は、ＬＳＩチップ等の半
導体素子を高荷重で加圧し、突起電極の変形量を突起電
極の厚さのバラツキ、および配線基板の平面度を吸収で
きる量としておき、そののち、加圧ツールを半導体素子
に接触させた状態で荷重を導体素子および配線基板の歪
が生じない低い値に再設定し、その状態で絶縁性樹脂を
硬化するものである、 （作 用） 本発明によれば、絶縁性樹脂を硬化するときの荷重が非
常に低いため、ＬＳＩチップ等の半導体素子および基板
に歪が発生せず、後でＬＳＩチップの特性劣化や接続不
良が生ずる恐れがない。
導体素子を高荷重で加圧し、突起電極の変形量を突起電
極の厚さのバラツキ、および配線基板の平面度を吸収で
きる量としておき、そののち、加圧ツールを半導体素子
に接触させた状態で荷重を導体素子および配線基板の歪
が生じない低い値に再設定し、その状態で絶縁性樹脂を
硬化するものである、 （作 用） 本発明によれば、絶縁性樹脂を硬化するときの荷重が非
常に低いため、ＬＳＩチップ等の半導体素子および基板
に歪が発生せず、後でＬＳＩチップの特性劣化や接続不
良が生ずる恐れがない。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図は、本発明の半導体素子の実装工程を示す断面図
である。第１図（ａ）において、ガラス、セラミックス
等よりなり、導体配線１を有した配線基板２の導体配線
１を含む領域に絶縁性樹脂３を塗布する。配線基板２の
厚さは０．１〜２．０＋ａ程度であり、導体配線１はＣ
ｒ−Ａｕ、 ＡＱ、 ＴｉＯ等であり、その厚さは０．
１〜１０μｍ程度である。絶縁性樹脂３はアクリル樹脂
、エポキシ樹脂等の光硬化型であり、塗布はデイスペン
サー、印刷等を用いる。次に、第１図（ｂ）に示すよう
に、Ａｕ、 Ｃｕ、 ＡＱ、 Ｉｎ合金等よりなる突起
電極４を有したＬＳＩチップ５を、突起電極４と導体配
線１の位置が一致するように配線基板２の絶縁性樹脂３
が塗布された領域に設置する。突起電極４の厚さは５〜
３０μ程度であり、その寸法は３〜５０μ２程度である
。
である。第１図（ａ）において、ガラス、セラミックス
等よりなり、導体配線１を有した配線基板２の導体配線
１を含む領域に絶縁性樹脂３を塗布する。配線基板２の
厚さは０．１〜２．０＋ａ程度であり、導体配線１はＣ
ｒ−Ａｕ、 ＡＱ、 ＴｉＯ等であり、その厚さは０．
１〜１０μｍ程度である。絶縁性樹脂３はアクリル樹脂
、エポキシ樹脂等の光硬化型であり、塗布はデイスペン
サー、印刷等を用いる。次に、第１図（ｂ）に示すよう
に、Ａｕ、 Ｃｕ、 ＡＱ、 Ｉｎ合金等よりなる突起
電極４を有したＬＳＩチップ５を、突起電極４と導体配
線１の位置が一致するように配線基板２の絶縁性樹脂３
が塗布された領域に設置する。突起電極４の厚さは５〜
３０μ程度であり、その寸法は３〜５０μ２程度である
。
次に、加圧ツール６で、第１の荷重７によりＬＳＩチッ
プ５を加圧する。第１の荷重７の設定は、突起電極４の
加圧の際の変形量で、突起電極４の厚さのバラツキ、お
よび配線基板２の平面度を吸収する値にする必要がある
。突起電極４の変形量は通常１〜５μ程度であり、第１
の荷重７は、例えば０．５ ｇ ／突起電極〜３０ｇ／
突起電極である。
プ５を加圧する。第１の荷重７の設定は、突起電極４の
加圧の際の変形量で、突起電極４の厚さのバラツキ、お
よび配線基板２の平面度を吸収する値にする必要がある
。突起電極４の変形量は通常１〜５μ程度であり、第１
の荷重７は、例えば０．５ ｇ ／突起電極〜３０ｇ／
突起電極である。
このとき、第１の荷重７は非常に大きいため、ＬＳＩチ
ップ５および配線基板２にはそりおよび歪が生じる。ま
た、このとき、絶縁性樹脂３は周囲に押し出され、ＬＳ
Ｉチップ５の突起電極４と導体配線１は電気的に接触す
る。次に、加圧ツール６をＬＳＩチップ５に接触させた
状態で、荷重をＬＳＩチップ５および配線基板２のそり
および歪が生じなくなる第２の荷重８に設定する。第２
の荷重８は、例えば第１の荷重の１／３〜１／２ｏ程度
である。
ップ５および配線基板２にはそりおよび歪が生じる。ま
た、このとき、絶縁性樹脂３は周囲に押し出され、ＬＳ
Ｉチップ５の突起電極４と導体配線１は電気的に接触す
る。次に、加圧ツール６をＬＳＩチップ５に接触させた
状態で、荷重をＬＳＩチップ５および配線基板２のそり
および歪が生じなくなる第２の荷重８に設定する。第２
の荷重８は、例えば第１の荷重の１／３〜１／２ｏ程度
である。
次に、ＬＳＩチップ５を、第２の荷重８で加圧ツール６
により加圧した状態で絶縁性樹脂３を硬化する。硬化の
方法は、配線基板２がガラス等の透明基板の場合は、配
線基板２の裏面より紫外線を照射する。また、セラミッ
クス等の不透明基板の場合は、ＬＳＩチップ５の側面よ
り紫外線を照射する。次に、第１図（ｃ）に示すように
、加圧ツ−ル６を解除する。このとき、ＬＳＩチップ５
は配線基板２に固着されると同時に、突起電極４と導体
配線１は接触により電気的に接続される。
により加圧した状態で絶縁性樹脂３を硬化する。硬化の
方法は、配線基板２がガラス等の透明基板の場合は、配
線基板２の裏面より紫外線を照射する。また、セラミッ
クス等の不透明基板の場合は、ＬＳＩチップ５の側面よ
り紫外線を照射する。次に、第１図（ｃ）に示すように
、加圧ツ−ル６を解除する。このとき、ＬＳＩチップ５
は配線基板２に固着されると同時に、突起電極４と導体
配線１は接触により電気的に接続される。
なお、本発明においては、ＬＳＩチップに限らず他の種
々の半導体素子にも適用することができる。
々の半導体素子にも適用することができる。
（発明の効果）
本発明によれば、半導体素子の加圧時の荷重を、十分な
接触を得るための第１の高荷重と、ＬＳＩチップおよび
配線基板のそり、歪が生じない第２の低荷重の２段階に
分け、第２の低荷重のときに絶縁性樹脂を硬化するため
、半導体素子、配線基板にそり、歪が生ぜず、半導体素
子の特性が変化することなく、さらに、高温高湿中にお
いても。
接触を得るための第１の高荷重と、ＬＳＩチップおよび
配線基板のそり、歪が生じない第２の低荷重の２段階に
分け、第２の低荷重のときに絶縁性樹脂を硬化するため
、半導体素子、配線基板にそり、歪が生ぜず、半導体素
子の特性が変化することなく、さらに、高温高湿中にお
いても。
絶縁性樹脂の剥離が起こらず、高信頼性の接続が得られ
、その実用上の効果は極めて大である。
、その実用上の効果は極めて大である。
第１図は本発明の−°実施例における半導体素子の実装
工程断面図、第２図は従来の技術による半導体素子の実
装工程断面図である。 １・・・導体配線、 ２・・・配線基板、 ３・・・絶
縁性樹脂、 ４・・・突起電極、 ５・・・ＬＳＩチッ
プ、 ６・・・加圧ツール、 ７・・・第１の荷重、
８・・・第２の荷重。 特許出願人 松下電器産業株式会社 第 図 第２図 ３２線性樹脂
工程断面図、第２図は従来の技術による半導体素子の実
装工程断面図である。 １・・・導体配線、 ２・・・配線基板、 ３・・・絶
縁性樹脂、 ４・・・突起電極、 ５・・・ＬＳＩチッ
プ、 ６・・・加圧ツール、 ７・・・第１の荷重、
８・・・第２の荷重。 特許出願人 松下電器産業株式会社 第 図 第２図 ３２線性樹脂
Claims (2)
- （１）導体配線を有する絶縁性基板の、前記導体配線部
に絶縁性樹脂を塗布する工程、前記導体配線と半導体素
子の電極の位置を一致させ、前記半導体素子を前記絶縁
性基板の絶縁性樹脂を塗布した領域に設置する工程、前
記半導体素子を加圧ツールにより第１の荷重で加圧し、
一定時間保持したのち、前記半導体素子を第１の荷重よ
り低い第２の荷重で加圧し、前記半導体素子の電極と前
記半導体配線を接触させ、前記半導体素子を加圧した状
態で前記絶縁性樹脂を硬化させ、前記半導体素子を前記
絶縁性基板に固着するとともに、前記導体配線と半導体
素子の電極を電気的に接続する工程を備えてなることを
特徴とする半導体素子の実装方法。 - （２）絶縁性樹脂を半導体素子の電極を有する面に塗布
した請求項（１）記載の半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178083A JPH0671028B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178083A JPH0671028B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228946A true JPH0228946A (ja) | 1990-01-31 |
| JPH0671028B2 JPH0671028B2 (ja) | 1994-09-07 |
Family
ID=16042330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178083A Expired - Fee Related JPH0671028B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671028B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895971A (en) * | 1996-03-08 | 1999-04-20 | Nec Corporation | Semiconductor device with electrical connection between semiconductor chip and substrate less breakable during shrinkage of adhesive compound |
| US6798072B2 (en) | 2000-11-10 | 2004-09-28 | Hitachi, Ltd. | Flip chip assembly structure for semiconductor device and method of assembling therefor |
-
1988
- 1988-07-19 JP JP63178083A patent/JPH0671028B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895971A (en) * | 1996-03-08 | 1999-04-20 | Nec Corporation | Semiconductor device with electrical connection between semiconductor chip and substrate less breakable during shrinkage of adhesive compound |
| US6798072B2 (en) | 2000-11-10 | 2004-09-28 | Hitachi, Ltd. | Flip chip assembly structure for semiconductor device and method of assembling therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0671028B2 (ja) | 1994-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |