JPH02290063A

JPH02290063A - 半導体装置

Info

Publication number: JPH02290063A
Application number: JP2064884A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1990-03-15
Filing date: 1990-03-15
Publication date: 1990-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体装置特にマイクロチャネル型を有するＭ
ｉｓ型（絶縁ゲイト型）電界効果半導体装置（以下μチ
ャネルＭＩＳ．ＦＥＴ）を提案するにある。

本発明は一導電型の半導体基板表面上に同種または異種
の導電型の半導体、または導体よりなる第１の領域を選
択的に設け、この第１の領域の凸部のコーナー部の段差
を利用してその高さを第１の領域と概略一致させ、その
巾をそのコーナーに形成させる被膜の膜厚に概略一敗せ
しめる断面が縦型のほぼ三角形状の１μ以下のゲイト長
（三角形状の巾）を有し、この巾よりも高さ（厚さ）を
より大きくしたゲイト電極とした絶縁ゲイト型電界効果
半導体装置を設けることにある。

本発明はこの第１の領域またその領域に接した基板上部
に同一形状に設けられた不純物領域をソスまたはドレイ
ンを構成する領域とし、縦型のほぼ三角形状の層をゲイ
ト電極とし、さらにこの層の他端下には第１の領域と同
一導電型の第２の領域をドレインまたはソースとして設
けることによりＭＩＳ．ＦＥＴを構成せしめることを特
徴としている７従来、ＭＩＳ．ＦＥＴおよびそれに直列に連結したキャ
パシタの構造は第１図に示される如く、フィルド絶縁物
（２）が選択的に設けられた半導体基板（１）の一表面
」二にゲイ１〜絶縁物（１１），ゲイト電極（６）およ
びソースまたはトレイン（１３）に相対して実効的にド
レインまたばソ−スでありかつキ十パシクの下側電極を
構成するトレインまたはソース（１４）を設け、さらに
そのリ−ト（９）およびキャパシタ用絶縁物（１５Ｌ対
抗電極（７）を設けていた。

従来、ＭＩＳ．ＦＥＴはゲイト絶縁物の両◇：１１下に
必ず−対のソース、ドレイン領域（１３）　，　（１４
．）を半導体基板に同−平面を構成して形成していた。

さらにこのゲイト電極（６）はゲイト絶縁物（１１）の
」二のめならず、ギャパシタの対抗電極（７）の上面に
までわたって設りていた。これは、ゲイｌ一電極の−・
端（ｌ６）下にソースまたはドレイン（１３）の一端を
、ドレインまたはソース（１４）の一端（１日）がゲイ
１電極のみかけ上の他端とした自己整合性を設ＬＪ、ゲ
イｌ・電極の他端（１７）は（１８）より大きく作って
マスク合わせ精度のハラツキを補償ずるようにしたポリ
■（多結晶珪素の被膜を（７）　（６）に使用したプロ
セス）である。しかしかかる場合においてもチャネル長
は１μ以下にすることはフォトエッチングのプロセスに
より不可能であり、特に（１８）の段差部における凹凸
のため、チャネル長を短くすることはパターンの段切れ
等が発生し不可能であった。本発明はこの段差を逆に積
極的に利用してＭＩＳ．Ｉ’ＥＴのゲイ１・電極を設げ
、かつこの電極はキャパシタの対抗電極上にまでわたら
せずに形成させていることを特徴とする。

本発明はこのゲイト電極として機能する層のチャネル長
に対応ずるｒｌは０．１〜１μときわめて小さくでき、
さらにその厚さは０．５〜１μと厚い縦型のほぼ三角形
状を有し、これまでのゲイ１〜電極に比べて縦方向に長
い断面構造を有している。

加えてこの縦方向に長いため、そのままではその強度が
十分でない。このためこの強度を補償ずるため、この層
にそって第１の領域が設けられている。加えてこの第１
の領域は旧Ｓ．ＦＥＴのソースまたはトレインの一部ま
たは全部として構成甘しめ、ソースまたはドレインとし
て設けたことを特徴としている。

このため本発明の半導体装置はその要素を構成さーＵる
ための高密度化を従来の横方向の面積をスケーリングに
より縮めるのではなく高さ方向に積極的に設けることに
より成就させることを目的としている。

以下に図面に従って本発明の実施例を記す。

『実施例ＩＡこの実施例は第２図にその製造工程を示すが、多数キャ
リアを使用するＮチャネル型ＭＩＳ．ｌｉｌＥＴおよび
キャパシタを形成する実施例である。

半導体基板例えばシリコン単結晶半導体（　］．．Ｏ　
Ｏ　）Ｐ型１０〜５００Ωｃｍを選んだ。その基板にア
ンモニアを誘導エネルギにより活性化した反応性気体を
８００〜１２００゜Ｃにて反応せしめるプラズマ窒化法
にて５０〜３００人の膜厚の窒化珪素を形成した。この
酸化性気体に対しマスク作用のある被ＩＱは酸化珪素、
多結晶珪素と窒化珪素との多層膜でもよい。

その後第２図（Ａ）に示される如く選択酸化法を用いる
ため第１のフォ１・マスク（■）により窒化珪素を除去
させ、その領域をＰとした後、フィールド絶縁物（２）
を０．５〜２μの］ｌさに埋置させて形成した。

さらにこの窒化珪素膜（４）下に５０〜５０００人特に
１０００人以下の深さにＡｓをイオン注入法によりドブ
し、界面近傍をＮ化して層（２０）を形成した。

このイオン注入により損傷を受けるのは単に基板のみな
らず窒化珪素も受り、またこの窒化珪素は単なる熱アニ
−ルではその損傷を酸化珪素の如く除去できないため誘
導エネルギを加えて強制的にその損傷の珪素または窒素
の不幻結合手の水素化、窒化を１０〜３０分間行った。

その結果イオン注入前と同様に１０”ｃｍ−”の界而準
位を得ることができた。

この窒化珪素膜又はこの膜を除去して他の絶縁膜例えば
窒化珪素、酸化タンタルを１００〜５００人の厚さに形
成しゲイｌ−絶縁膜（ＩＩ．），キャパシタの誘電体（
１５）とした。次にその絶縁膜の表面を十分清浄にした
後、該基板上に減圧気相法（ＬＰＣＶＤ法）により一導
電型の不純物例えばＮ型の不純物がドブされたシリコン
半導体を０．５〜２．５μの厚さに形成した。

さらに公知のフォトリソグラフィー　（■）によりその
側周辺のエッジがサイドエッチされずに垂直なエッジ側
面がでるように注意しながら選択的に除去し（異方性エ
ッチを行い）第１の領域（３）を残存させた。例えば、
２．４５ＧＩｌｚのマイクロ波により励起されたフッ素
系ガス（例えばＩＩＩＦ．またはＣＦａ）を基板に対し
上方向より０．００１　〜０．０１ｔｏｒｒニて垂直に
あてエッチングをした。その結果側周辺は基板表面に対
し８５〜９０度にほぼ垂直にきれいに切ることができた
。この実施例ではこの第１の領域の巾を３〜企００μと
した。その一部をフィールド絶縁物（２）上にわたって
形成し本実施例の如くキャパシタ（１５）の容量を大き
くかつ領域（１４）の基板（１）　との寄生容量を小さ
くさせた。この後この第１の領域の上および側表面に酸
化珪素被膜（１９）を５００〜５０００人の厚さに形成
させた。この酸化珪素膜は湿酸素を９００〜ｌ１００゜
Ｃにて５〜１０気圧に加圧して酸化する高圧酸化法、又
は０．００１〜１　ｔｏｒｒに減圧して高周波誘導エネ
ルギによるプラズマを発生させて形成した。

この被膜（４）は他の絶縁膜例えば金属酸化物であるア
ルミナ等でもよく、またこの第１の領域も不純物がドー
プされた珪素ではなく、真性または真性とＰ゛またはＮ
゜型の半導体との多層膜、さらにまたは金属または金属
化合物特にＭｏＪまたはその珪化物（ＭｏｚＳｉ，　Ｊ
Ｓｉ）であってもよい。

次に公知のＣＰ．ガスを用いたプラズマエッチング法に
より開口（４１），（４２）をフォトマスク（■）を用
いて設けた。次にその上面に導体または半導体の被膜（
５）を例えば減圧ＣＶＤ法により０．１〜１μの厚さに
形成した。この被膜（５）において、凸部を構成してい
る第１の領域（３）の上面及び側面の厚さを均質にまた
所定の厚さに形成させることがきわめて重要である。こ
うずると第１の領域（３）の側周辺はその側周辺にとっ
ての厚さ方向は被膜（５）の厚さと同じであるから、そ
の領域の基板上方からのみかけの厚さは２〜５倍の厚さ
にさ？ることか可能となった。

例えばＮ８型の珪素を０．１０　〜１．５　μ特ニ０．
３　〜０．７μの厚さに形成した。この被膜に添加する
不純物の濃度および導電型は一般にこの電極（６）の導
電性の程度、さらにその被膜と半導体基板（１）との開
口（４１）でのオーム接触型またはＰＮ接合型とするこ
との選択性およびこの被膜下のゲイト絶縁物（１ｌ）下
の半導体基板をディプレッション型またはエンヘンスメ
ント型にするかの選択性により決定される。

Ｎチャネル型ＭＩＳ．ＦＥＴの場合、例えば基板（１）
がＰ一型であってその界面のＮ■型Ｊｉｉｉｉ　（２０
）をＰ化しエンヘンスメント型とすると、被膜（５）は
Ｂを１０ＩＩＩ〜ｌ　Ｑ　２　＋　ｃ　ｍ　−　３の濃
度に添加してν型の珪素を用いればよい。加えてこの被
膜と半導体基板に設けられるＮ型の第１の領域（３）と
をオーム接触させようとするため、この実施例では、後
にイオン注入法によって形成され、ソースまたはドレイ
ンとして働く領域であって、その端をゲイト電極の端と
概略一致させた第２の領域（１３）およびそのリード（
９）の部分のためＮ゛とし、最後にゲイト電極の部分の
みＰ゛とするのに必要な不純物を５〜５０倍の濃度の不
純物を添加して相殺して形成させた。

また逆にこの被膜（５）に不純物を添加してＰ＋型とし
、またリード（９）となる領域はその５〜１００倍の濃
度のＮ゛を後工程において形成してもよい。

また第２の領域（１３）とゲイト電極（６）とが同一導
電型としたディブレッション型とするならば、被膜（５
）はＮ１型とし開口（４１）　，　（４２）はオ−ム接
触させればよい。

またこの被膜（５）をｌｚＳｉ，　ＭｏｚＳｉ等珪素と
タングステン、モリブデンの化合物または混合物とする
場合にはそれらの被膜をＬＰＧＶＤ　，電子ビーム蒸着
又は、反応性スパッタ法にて、０．３〜１．５μ特に０
．５〜０．７μ形成すればよい。

かくして第２図（Ｂ）を得た。

次に第２図（Ｃ）に示される如く、この上面に被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）を塗布し、露光の後フォトエッ
チングを行った。このエッチングに関しては、従来より
用いられた溶液を用いる異方性エッチング方法ではなく
、サイトエッチおよびテ−バエッチのきわめて少ないま
たはまったくないエッチング方法を用いることが重要で
ある。具体的には、２．４５Ｇｌｌｚを用いたマイクロ
波により、エッチング用反応性気体例えばフッ化窒素（
Ｎｐ３）ＣＦ．を化学的に活性化し、さらにその真空度
を０．１〜０．ＯＯ１ｔｏｒｒ特に０．　００５〜０．
０１ｔｏｒｒの真空度の雰囲気でプラズマ化したフッ素
シャワーを基板の上面より垂直方向に流し、ザイドエッ
チを皆無にすべく努めた。

その結果、被膜（５）のうちフォ［・レジス１・の形成
されていない平面部が完全に除去された時に、第１の領
域（３）のコーナー部である側周辺の被膜（８）はその
まま側周辺に縦型のほぼ二角形状の層（６）として残存
させることができた。加えて絶縁膜（４）上にキャパシ
タの対抗電極（３）として構成させて設けることができ
た。さらに第２の領域となる部分のコンタクト（４１）
とそのリード（９）はこの実施例ではＮ＋型にて電極り
−１−’（９）として残存させることができた。またゲ
イト電極（６）は凸状の第１の領域（３）の上面にわた
って存在しておらず、またその巾もフォトリソグラフィ
ーで決められる巾ではなく被膜（５）の側面の厚さと異
方性エンヂングの程度とによりチャネル長を決めること
ができるという特徴を有する。この縦型のほぼ三角形状
の層（６）はその巾が０、０５〜１．０μ代表的には０
．１〜０、５　μを有し、さらにその高さも０．３〜２
．５μ代表的には０．４〜０．８μをしている。特にこ
の１】は被膜（５）の膜厚とプラズマエッチングによる
ザイドエッチされた場合そのエッチング時間、強度の関
数であるが、電子ビーム露光のような高度の技術を用い
ることなく、０，０５〜１．０μのごく短チャネル（以
下マイクロチャネルという）にして設けることができた
。

この第２図（Ｃ）において、縦型のほぼ三角形状の層（
６）は巾が０．１〜１μという細さであるが、その層は
設計の必要に応してフィールド絶縁物上に延在させ、そ
のリード巾を１〜１０μと巾広に設け、同一基板に設け
られた他のＭＩＳ．Ｉ’ＵＴの電極リドと連結したり、
または他の電極リード（９）と電気的に連結してもよい
ことはいうまでもない。

さらに、電極（７），リード（９）の上面にマスク作用
を有する金属を形成し、かつその下の半導体をＮ＋型と
し、ゲイト電極（６）の部分にＰ゜型の不純物を拡散し
てもよい。但しこの場合は半導体層に形成されるＰＮ接
合を実質的にオーム接触とするため、この電極より延在
したリード下にまで横拡散をさせ、ＰＮ接合がその上側
の金属膜下にて形成させ実質的にＰＮ接合を消滅させた
。

次に第２図（Ｄ）に示される如く、イオン注入法により
Ｎ型の不純物である砒素を３０１＜．ｅＶの加速電圧に
て注入し１０２０程度の不純物濃度のソースまたはドレ
インとして働く第２の領域（１３）をその端部を縦型の
ほぼ三角形状の層（６）下の端部の位置と概略一致させ
て基板上部に形成させた。この後、アニール処理を施し
、注入工程によりダメージをうけた基板を回復し、かつ
ゲイ１・電極の周辺を酸化させ、加えてこの領域とリー
ド（９）　とをオム接触させた。

するとこの第１および第２の領域（１４）　，　（１３
）は縦型のほぼ三角形状の層（６）の両端下にその両端
を実質的に一致したμ［Ｓ．ＦＨＴとすることができた
。

また、電極、リード（９）とソースまたはドレインとし
て作用する第２の領域（１３）とをオーム接触させるた
め、電極下にはそれよりの不純物の拡散層が５０〜２０
００人の深さで形成され、さらにキャパシタの対抗電極
である第１の領域（３）下の、誘電膜（１５）下にキャ
パシタの電荷により決められる空乏層が設げられ、これ
ら下部にドレインまたはソス（１４）を構成し、かつキ
ャパシタの電極となる不純物層（１４）を構成させるこ
とができる。

以上の実施例より明らかなごとく、本発明は縦型のほぼ
三角形状のＮ（６）を巾よりも高さ（厚さ）を実質的に
より大きく、さらにその巾が０．１〜１μという小さな
ものにすることを可能にさせまたそれを直列にキャパシ
タを連結して、Ｉ　Ｔｒ／ｃｅｌＩのダイナミックＲＡ
ｌ’ｌのメモリセルを得ることができた。

さらにこのゲイト電極となる層（６）の厚さが大きいた
め、ジオメトリカルには強度的に弱くなり、また凹凸が
激しくなりやすいため、それを電気的には絶縁膜（４）
にてアイソレイションにし、さらに力学的には凸状の第
ｌのＮ域によりかがらせることにより補強させることが
できたことを特徴としている。

第２図（Ｄ）において明らかなごとく、第１（３），（
１４）および第２の領域（１３）を互いに縦型のほぼ：
角形状の層（６）にて離間し、一方をソース、他方をド
レインとし、層（６）をゲイト電極とすると極短チャネ
ル（μチャネル）型のＭＩＳ．Ｉ’ｌＥＴを作ることが
できる。加えて゛か−スまたはドレインを構成する第１
の領域（３）を一方の対抗電極とし、絶縁膜（１５）を
さらにその下側に電極（１４）を設けることによりこの
ＭＩＳ　．ＦＩＥＴに直列にキャパシタ（１５）により
ＩＴｒ／ｃｅｌｌのメモリセルを設けたことを本発明の
特徴としている。

さらにこのリード（９）　，　（５）に直角方向のリー
ド（１０）を層間絶縁物（２５）をＰＩΩ等のポリイミ
ド系の絶縁物で形成した際、その上面の金属をフォトリ
ソグラフィー（■）により選択酸化をして形成させるこ
とができた。

本発明はかかる１〜１０ＧＨｚの周波数の応答速度を有
するμチャネ／Ｉ，＝ＭＩＳ．ＦＥＴ　（６）の一方の
ソースまたはドレイン（１４）がキャパシタの下側電極
（１４）として兼用することができたことを他の特徴と
している。

第２図（Ｅ）は第２図（Ｄ）の縦断面図のＭＩＳ．Ｆ［
！Ｔ（６）とキャパシタ（１５）をその番号を対応させ
て記号化したメモリセルを記したものである。

本発明の実施例は導電型は基板をＰ一型、チャネル領域
（１２）をＮ型、第１及び第２の領域（１３）　，　（
１４）をＮ′″型、ゲイト電極（１６）をＰ゜型とする
いわゆる多数キャリアを用いたμＭＩＳ．ＦＥＴである
。

しかし、ゲイト電極もソース、ドレインと同じＮ＋型と
したＭＩＳ．ＰＵＴとしてもよい。

またチャネル領域にＰ型、第１および第２の領域にＮ′
″型、ゲイト電極をＰ１またはＮ１としたバルクの少数
キャリアを用いたそれぞれエンヘンスメント型またはデ
ィプレッション型のＭＩＳ．ＦＩ！Ｔとしてもよい。

第１図は基板に一つのＭＩＳ．ＦＨＴと一つのキャパシ
タによりＩＴｒ／ｃｅｌ　１のダイナミックＲＡＭのメ
モリを形成させたものであるが、フィールド絶縁物によ
り離間した他部に他のＭＩＳ．Ｆ’ＥＴを同一基板に設
けて複数個（７）ＭＴＳ．ＦＥＴを作／）イわゆるＬＳ
Ｉ，ＶＬＳＩにすることは本発明をさらに助長させるこ
とができる。

ｒ実施例２１第３図は本発明の他の実施例である。

即ちＰ一型の導電型を有する半導体基板（１）に対しそ
の基板にプラズマ窒化を８００〜１２００゜Ｃにて施し
、表面に５０〜２５０人の厚さの窒化珪素膜を形成した
。さらにその窒化膜を第１のフォトマスク（■）を用い
てフォトリソグラフィー技術によって選択的にバッファ
エッチ液にて除去した。さらにその除去された領域のみ
を５〜１５気圧に加圧された水蒸気中にて６００〜１１
００“Ｃにて加熱酸化をし、フィールド絶縁膜（２）を
０．３〜２μの厚さに埋置して形成した。またこのフィ
ールド絶縁物上部をその上面を平坦にするため３０〜５
０χ化学的にバッファエッチ液にてマスクとなった窒化
物を除去すると同時に除去してもよい。

この後、第３図（Ａ）においてはその右部のフィールド
絶縁物（２）上にわたって半導体基板（１）上に第１の
領域（３）を形成した。

この第１の領域はその下部の０．０５〜０．２μの厚さ
に高濃度のＮ゛型の導電型になる不純物をドープした半
導体層（３０）をさらにその上面に積層した酸化タンタ
ル、窒化珪素、酸化チタンまたは強誘電体膜（３１）を
形成し、その上面に対抗電極（３２）を導体または半導
体により形成した。

この第１の領域（３）の高さは実施例１と同様に０．５
〜２．５μであり、また全面積は設計上必要な容量によ
り決められた。半導体基板（１）との接触は基板との寄
生容量を除去するため小面積とし、フィールド絶縁物に
わたってキャパシタを設けたことが本発明の特徴である
。加えてキャパシタの誘電体（３１）電極（３０）対抗
電極（３２）のすべてが第１の領域を構成させている点
も実施例１と異なる。

キャパシタを設けるため、第１の領域を半導体層とし、
その上面より所定の部分に酸素または窒素を高濃度に添
加して酸化珪素または窒化珪素の絶縁膜を形成させても
よい。

第３図（１３）においてさらにこの半導体基板（１）お
よび第１の領域（３）の上表面を実施例１と同様に酸化
または窒化をして絶縁膜（４）を形成した。

もちろんこの絶縁膜（４）は気相法または真空蒸着法に
より形成してもよい。また第１の領域（３）が基板と異
種の半導体または導体の場合はその酸化物または窒化物
となり基板表面上の絶縁膜とはことなる種類の絶縁膜と
なることはいうまでもない。

さらに第３図（Ｂ）においては実施例１と同様に開口（
４１）　，　（４２）を第３のフォトマスク（■）を用
いて形成し、その上に縦型のほぼ三角形状の層（６）を
形成するための被膜（５）を形成した。この後第３図（
Ｃ）に示す如く、この被膜（５）の側周辺部（８）を利
用してイオン注入法によりソースまたはドレインとして
働く第２の領域（１３）をこの被膜（５）を貫通して下
側の基板上部に注入して形成した。

この領域ば層（３０）と同−導電型を有せしめた。

次に陽極酸化または選択酸化法を用いて第４のフォ１・
マスク、フォトレジスト（■）により選択的に電極・リ
ード（９）　（４５）を除く他部を酸化して酸化珪素等
の絶縁物（４４）を形成した。この時第１の領域（３）
の側周辺には縦型のほぼ三角形状の層（６）　，　（１
３”）が形成される。そしてこの層（６）はゲイ１・電
極として機能せしめ、またその外周辺を囲んでこのゲイ
ト電極を構成する材料の酸化物絶縁物が設けられている
時、他の層（８′）は第５のフォトリソグラフィー技術
（■）により再度酸化されて消滅させた。マスク（■）
の工程において、ゲイト電極（６）と同時にリー　ド（
９），コンタクト（４５）を作り、同一基板の他のＭＴ
Ｓ．ＦＥＴのゲイト、ソース、ドレインと連続させるこ
とができる。

第３図（Ｃ）に示す如く、フィールド絶縁物（２）およ
び縦型のほぼ三角形状の層（６）の両端下をより精密に
一致せしめるため、第２のｗ４域（１３）及び第１の領
域（３）の下側の拡散層（１４）を熱処理により形成せ
しめてもよい。そしてそれぞれの領域（１３）及び（１
４）または（３）をソースおよびドレインまたはドレイ
ンまたばソ−スとし、縦型のほぼ三角形状の層（６）を
ゲイ１・電極とずるμチャネル旧Ｓ．ＦＩＥＴを作るこ
とができた。

そして第３図（Ｄ）においては層間絶縁物（３６）を利
用してフォトマスク（■）（■）により第３のリド（１
０）を設けたものである。

このＭｒＳ．ＦＨＴは基板中の少数キャリアを用いるＮ
”（１３）−Ｐ（ゲイト電極下のヂャネル形成領域）Ｎ
”　（１４）または（３０））の構造であった。しかし
また実施例１の如く基板の多数キャリアを用いるＮ゛（
１３）−Ｎ（ゲイト電極（６）下のチャネル形成領域）
Ｎ”ｍ４）または（３０））であってもよい。

また複数個を相対に設けたＣ／ＭＩＳ．ＦＥＴ構造とし
てもよい。

またリード（５）　（９）がフィールド絶縁物（２）上
に設けられているため、複数のＭＩＳ．ＰＵＴを集積化
することはきわめて容易であった。

第３図（Ｅ）は第３図（Ｄ）の電気的な等価回路とした
ものであるとすると、電極（６）はＮ゛型、キャパシタ
（３１）は第１の領域の内部にその一部を構成して下側
電極（３０）上側対抗電極（３２）誘電体（３１）より
なり、さらにこの下側電極はμチャネルＭＩＳ．ＦＥＴ
のソースまたはドレインを併用しているため、高密度の
メモリセル（ＩＴｒ／ｃｅｌｌ）を作ることができた。

また第１の領域をフォトマスク（■）にてマスクアライ
ンを行う際、その第１の領域の大部分はフィールド絶縁
物（２）の上面にわたって設けることができる。そのた
め実質的に第１の領域（３）下に作り得る拡散層（１４
）の存在する領域のｒｌｔを０．３〜３μときわめて巾
狭くできる。そのため層（１４）と基板との寄生容量を
きわめて少なくすることができた。さらにこのデイト電
極（６）とソースまたはドレインとが特殊な工程を必要
とすることなく電極、リード（５）　，　（９）により
作製できること、またこの上面に層間絶縁物（３６）の
上に第６、第７のフォトマスク■，■によるフォトエッ
チングが行えること、２層配線がＸ，Ｙ方向に実施でき
、さらにその必要なマスク数が７種類のみであるという
特徴を有する。

『実施例３』第４図（八）は本発明の他の実施例である。

第４図（Ａ）は実施例２をさらに多層としたものである
。即ち第２の領域（１３）およびそれと対称に一対の第
１の碩域（３），（３’）とを設けている。第１の領域
はその一部をフィールド絶縁物（２）上にわたって設け
、μチャネルＭＩＳ．ｒ’ｌＥＴはソースまたはドレイ
ン（１３）　，ゲイト（６）　，　（６’　）、ドレイ
ンまたはソース（１４）　，　（１４）として構成し、
この（１４）　．　（１４’）を経てキャパシタの下側
電極（３０）　，　（３０゜）誘電体（３１）．（３１
’）、上側対抗電極（３２）　．　（３２”）が設けら
れている。図面において（１３）　．　（９）はビット
線であり、（６）　，　（６’）をリード線としてｌＴ
ｒ／ｃｅｌ１を２個対をなす構造とするメモリシステム
の一部である。かかる構造とすると第２の６１　ｈｉは
共通させることができ、又誘電体（３１Ｌ（３１’）　
　ゲイト絶縁膜とは異なる高い誘電率の材料例えば酸化
クンタル、チタン酸バリュ−ム等を使用することができ
る特徴を有する。この実施例においてはゲイト電極（６
）　，　（６”）の外周辺がゲイト電極材料自身が、酸
化されてできた。その酸化物絶縁物（２４）により絶縁
されているが、その厚さは０．０１〜０．３μであり、
さらにその外側はポリイミド等の眉間絶縁物（３６）を
形成し、その上面に第３の導電体層（９）を形成した。

この絶縁物（２４）によりポリイミド中の残留する塩素
等のイオンが直接ゲイト電極に接して腐食反応を起こす
ことなく、信軌性向上に有効であった。

また、ゲイｌ・電極にドープされた不純物が存在すると
き、この絶縁物（２４）はリンガラスやボロンガラスと
なり、Ｎｏ等のアルカリイオンをトラップし、ＰＥ↑の
特性劣化を防止する効果があった。

『実施例４Ａこの実施例は第４図（Ｂ）にその縦断面図が示されてい
る。

図面より明らかなごとく、半導体基板表面上に凸状に第
１の領域（３）を半導体を半導体基板に密接して設け、
その側周辺と基板とのコーナー部に絶縁膜を設け、さら
にゲイト電極（６）　．　（６’　）を一対をなして形
成している。この珪素よりなるゲイ１・電極のー・部を
酸化して酸化珪素（２４）を設け、さらにイオン注入法
により第１の領域（３）と同一導電型の第２の領域を対
称に（１３），　（１３’）として設けた。

こうしてμチャネルＭＩＳ．ＦＩＥＴを２ゲ対をなず構
造に設けた。

次にこの第１の領域の一部に設けられているコンタクト
開口（４１），（４１’）が実施例１と同様に設けられ
ているため、これにより誘電体の下側電極（３０）を例
えば金属タンタルを０．１〜１μの厚さに形成させて設
けた。さらにこのタンタルの表面を緻密な陽極化成法に
より酸化をして誘電膜（３１）を１００〜５００人の厚
さに形成した。この後この面上に対抗電極（３２）を金
属または半導体により設り、これをフォトエッチングし
た後、この電極（３２）をエッチして再度その下側の電
極を多孔性の酸化タンタルを陽極化成法により形成し絶
縁膜（３９）とした。

かくしてキャパシタのその上側の電極（３２）　，　（
３２’）と誘電体（３１），（３１’）および下側の電
極（３０）　，　（３０’　）を概略同一形状を有せし
めることができた。加えて二のキャパシタをフィールド
絶縁股上またはゲイト電極上の絶縁膜（２４）上にわた
って設けることができ、必要に応じては第１の領域（３
）の上方にわたって設けた。この時この領域、ゲイト電
極が凸状でありフォトエッチング技術の適用が困難であ
ったが、本発明の実施例では粗いフォトエッチングの精
度にて上側電極（３２）を形成し、その電極を利用して
セルファライン的に誘電体および下側電極を陽極化成法
によって同一形状に作ることは小型化、高密度化と信頼
性の向上にきわめて有効であった。

この実施例においても実施例３と同様に誘電体の材料に
酸化タンタル等の高誘電率の材料を使用でき、またビッ
ト線を領域（３）、ワード線をゲイト電極（６）　，　
（６”）と一対をなすＩＴｒ／ｃｅｌｌのメモリシステ
ムの一部として構成させることができた。

以上の実施例はすべてＩＴｒ／ｃｅｌｌのＲＡＭを作る
ことを目的としている。しかし本発明のプロセスはその
すべてにおいて同様に同一基板の他部に増巾またインバ
ータ等のμチャネルＭＩＳ．Ｉ’ＣＴを何等のフォトマ
スクを加えることなく形成することができる。このため
メモリシステムまたはロジックシステムを作るにきわめ
て好都合であった。

またキャパシタの下側電極、上側電極及び第１の領域は
すべて基板と同一主成分で形成されたシリコンファミリ
ーとして信頼性を向上させてもよい。また実施例４にお
いて、この上側に層間絶縁物を介してＡＩ等のリードを
多層に形成させてもよい。

本発明において、縦型のほぼ三角形状のゲイト電極をこ
の電極を構成する材料の酸化物絶縁物により囲み、電気
的にフローティングとしてフロティングゲイト型不揮発
性メモリを構成させてもよい。

以上の４つの実施例において、第１の領域を構成する材
料また縦型のほぼ三角形状の層（６）を構成する材料は
Ｐ゛またはＮ゛型の導電型を有する不純物をドーブした
基板と同一主成分の材料例えば珪素を中心として記した
。

しかし、それらは珪素と門０，囚との混合物または？合
物■ｌｏ２ｓｉ，弱２Ｓｉ）であってもよく、また真性
、Ｐ゛型またばＮ゛型の半導体を多層構造にしても、ま
た珪素の如き半導体とＭｏ，Ｗ，　白金またはその化合
物との多層構造を有せしめてもよいことはいうまでもな
い。

また本発明においては主として半導体基板は単結晶を記
した。しかしＧａＡｓ＋　ＩｎＰ等の化合物半導体であ
っても、また多結晶、アモルファス、・セミアモルファ
ス半導体であってもよいことはいうまでもない。

以上の実施例より明らかな如く、本発明は従来の一対の
構造を有するソース、ドレインをゲイト電極により互い
に離間する構造ではなく、ソースまたはドレインを構成
し得る第１の領域にその側部がよりかかるようにして力
学的に補強をしたゲイト電極を有し、そのソースまたは
ドレインは半導体基板表面上に設けられた。また他のト
レインおよびソースはゲイトの一端部に概略一致して半
導体上部に凸上の第１の領域として設けられた構造を有
し、周波数応答速度が１〜１０ＧＩｌｚを有する極短チ
ャネル（μチャネル）旧Ｓ．ＦＩＥＴを電子ビーム露光
等の技術を絶対必要条件として用いることなく、実施せ
しめるという大きな特徴を有する。

【図面の簡単な説明】

第１図は従来より知られたＭＩＳ．ＦＩＥＴの縦断面図
を示す。第２図、第３図は本発明の実施例の製造工程及び構造を
示すための縦断面図である。第４図（Ａ）　．　（Ｂ）はＩＴｒ／ｃｅｌｌのメモリ
を一対をなして設けた本発明の他の実施例の縦断面図で
ある。派

Claims

【特許請求の範囲】

１、半導体基板上の絶縁膜又は前記基板上の半導体層上
の絶縁膜上に設けられた導体又は、半導体よりなる凸状
の第１の領域と、前記基板表面及び前記第１の領域の側
面を覆った絶縁膜と、前記第１の領域上方に延在せず、
前記第１の領域と前記基板表面とで形成されるコーナー
部の前記絶縁膜上に、異方性エッチングにより形成され
た縦型のほぼ三角形状のゲイト電極と、前記ゲイト電極
の端部にほぼ一致して前記基板中に設けられたソース又
はドレインとなる第２の領域と、前記ゲイト電極上には
前記ゲイト電極自身が酸化して形成された絶縁膜とを有
することを特徴とする半導体装置。