JPH0237107B2

JPH0237107B2 -

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Publication number: JPH0237107B2
Application number: JP55141317A
Authority: JP
Inventors: Shunpei Yamazaki
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1980-10-08
Filing date: 1980-10-08
Publication date: 1990-08-22
Also published as: JPS5764966A

Description

【発明の詳細な説明】本発明は半導体装置特にマイクロチヤネル型を
有するMIS型（絶縁ゲイト型）電界効果半導体装
置（以下μチヤネルMIS.FET）を提案するにあ
る。

本発明は一導電型の半導体基板表面上に同種ま
たは異種の導電性の半導体、または導体よりなる
第１の領域を選択的に設け、この第１の領域の凸
部のコーナー部の段差を利用してその高さを第１
の領域と概略一致させ、その巾をそのコーナーに
形成させる被膜の膜厚に概略一致せしめる断面が
縦型のほぼ三角形状の1μ以下のゲイト長（三角
形状の巾）を有し、この巾よりも高さ（厚さ）を
より大きくしたゲイト電極とした絶縁ゲイト型電
界効果半導体装置を設けることにある。

本発明はこの第１の領域またその領域に接した
基板上部に同一形状に設けられた不純物領域をソ
ースまたはドレインを構成する領域とし、縦型の
ほぼ三角形状の層をゲイト電極とし、さらにこの
層の下端部には第１の領域と同一導電型の第２の
領域をドレインまたはソースとして設けることに
よりMIS.FETを構成せしめることを特徴として
いる。

従来、MIS.FETおよびそれに直列に連結した
キヤパシタの構造は第１図に示される如く、フイ
ールド絶縁物２が選択的に設けられた半導体基板
１の一表面上にゲイト絶縁物１１、ゲイト電極６
およびソースまたはドレイン１３に相対して実効
的にドレインまたはソースでありかつキヤパシタ
の下側電極を構成するドレインまたはソース１４
を設け、さらにそのリード９およびキヤパシタ用
絶縁物１５、対抗電極７を設けていた。

従来、MIS.FETはゲイト絶縁物の両端下に必
ず一対のソース、ドレイン領域１３，１４を半導
体基板に同一平面を構成して形成していた。さら
にこのゲイト電極６はゲイト絶縁物１１の上のみ
ならず、キヤパシタの対抗電極７の上面にまでわ
たつて設けていた。これは、ゲイト電極の一端１
６下にソースまたはドレイン１３の一端を、ドレ
インまたはソース１４の一端１８がゲイト電極の
みかけ上の他端とした自己整合性を設け、ゲイト
電極の他端１７は１８より大きく作つてマスク合
わせ精度のバラツキを補償するようにしたポリ
（多結晶珪素の被膜を７，６に使用したプロセス）
である。しかしかかる場合においてもチヤネル長
は1μ以下にすることはフオトエツチングのプロ
セスにより不可能であり、特に１８の段差部にお
ける凹凸のため、チヤネル長を短くすることはパ
ターンの段切れ等が発生し不可能であつた。本発
明はこの段差を逆に積極的に利用してMIS.FET
のゲイト電極を設け、かつこの電極はキヤパシタ
の対抗電極上にまでわたらせずに形成させている
ことを特徴とする。

本発明はこのゲイト電極として機能する層のチ
ヤネル長に対応する巾は0.1〜1μときわめて小さ
くでき、さらにその厚さは0.5〜1μと厚い縦型の
ほぼ三角形状を有し、これまでのゲイト電極に比
べて縦方向に長い断面構造を有している。

加えてこの縦方向に長いため、そのままではそ
の強度が十分でない。このためこの強度を補償す
るため、この層にそつて第１の領域が設けられて
いる。加えてこの第１の領域はMIS.FETのソー
スまたはドレインの一部または全部として構成せ
しめ、ソースまたはドレインとして設けたことを
特徴としている。

このため本発明の半導体装置はその要素を構成
させるための高密度化を従来の横方向の面積をス
ケーリングにより縮めるのではなく高さ方向に積
極的に設けることにより成就させることを目的と
している。

以下に図面に従つて本発明の実施例を記す。

実施例１この実施例は第２図にその製造工程を示すが、
多数キヤリアを使用するＮチヤネル型MIS.FET
およびキヤパシタを形成する実施例である。

半導体基板例えばシリコン単結晶半導体１０
０、Ｐ型10〜500Ωcmを選んだ。その基板にアン
モニアを誘導エネルギにより活性化した反応性気
体を800〜1200℃にて反応せしめるプラズマ窒化
法にて50〜300Åの窒化珪素を形成した。この酸
化性基板に対しマスク作用のある被膜は酸化珪
素、多結晶珪素と窒化珪素との多層膜でもよい。
その後第２図Ａに示される如く選択酸化法を用い
るため第１のフオトマスクにより窒化珪素を除
去させ、その領域をＰとした後、フイールド絶縁
物２を0.5〜2μの厚さに埋置させて形成した。

さらにこの窒化珪素膜４下に50〜5000Å特に
1000Å以下の深さにAsをイオン注入法によりド
ープし、界面近傍をＮ化して層２０を形成した。

このイオン注入により損傷を受けるのは単に基
板のみならず窒化珪素も受け、またこの窒化珪素
は単なる熱アニールではその損傷を酸化珪素の如
く除去できないため誘導エネルギを加えて強制的
にその損傷の珪素または窒素の不対結合手の水素
化、窒化を10〜30分間行つた。その結果イオン注
入前と同様に10¹⁰cm^-2の界面準位を得ることがで
きた。

この窒化珪素膜又はこの膜を除去して他の絶縁
膜例えば窒化珪素、酸化タンタルを100〜500Åの
厚さに形成しゲイト絶縁膜１１、キヤパシタの誘
電体１５とした。次にその絶縁膜の表面を十分清
浄にした後、該基板上に減圧気相法（LPCVD
法）により一導電型の不純物例えばＮ型の不純物
がドープされたシリコン半導体を0.5〜2.5μの厚
さに形成した。

さらに公知のフオトリソグラフイーによりそ
の側周辺のエツジがサイドエツチされずに垂直な
エツジ側面がでるように注意しながら選択的に除
去し（異方性エツチを行い）第１の領域３を残存
させた。例えば、2.45GHzのマイクロ波により励
起されたフツ素系ガス（例えばNF₃またはCF₄）
を基板に対し上方向より0.001〜0.01torrにて垂直
にあてエツチングをした。その結果側周辺は基板
表面に対し85〜90度にほぼ垂直にきれいに切るこ
とができた。この実施例ではこの第１の領域の巾
を３〜200μとした。その一部をフイールド絶縁
物２上にわたつて形成し本実施例の如くキヤパシ
タ１５の容量を大きくかつ領域１４の基板１との
寄生容量を小さくさせた。この後この第１の領域
の上および側表面に酸化珪素被膜１９を500〜
5000Åの厚さに形成させた。この酸化珪素膜は湿
酸素を900〜1100℃にて５〜10気圧に加圧して酸
化する高圧酸化法、又は0.001〜1torrに減圧して
高周波誘導エネルギによるプラズマを発生させて
形成した。

この被膜４は他の絶縁膜例えば金属酸化物であ
るアルミナ等でもよく、またこの第１の領域も不
純物がドープされた珪素ではなく、真性または真
性とP⁺またはN⁺型の半導体との多層膜、さらに
または金属または金属化合物特にMo、Ｗまたは
その珪化物（Mo₂Si、W₂Si）であつてもよい。

次に公知のCF₄ガスを用いたプラズマエツチン
グ法により開口４１，４２をフオトマスクを用
いて設けた。次にその上面に導体または半導体の
被膜５を例えば減圧CVD法により0.1〜1μの厚さ
に形成した。この被膜５において、凸部を構成し
ている第１の領域３の上面及び側面の厚さを均質
にまた所定の厚さに形成させることがきわめて重
要である。こうすると第１の領域３の側周辺はそ
の側周辺にとつての厚さ方向は被膜５の厚さと同
じであるから、その領域の基板上方からのみかけ
の厚さは２〜５倍の厚さにさせることが可能とな
つた。

例えばN⁺型の珪素を0.10〜1.5μ特に0.3〜0.7μ
の厚さに形成した。この被膜に添加する不純物の
濃度および導電型は一般にこの電極６の導電性の
程度、さらにその被膜と半導体基板１との開口４
１でのオーム接触型またはPN接合型とすること
の選択性およびこの被膜下のゲイト絶縁物１１下
の半導体基板をデイプレツシヨン型またはエンヘ
ンスメント型にするかの選択性により決定され
る。

Ｎチヤネル型MIS.FETの場合、例えば基板１
がP^-型であつてその界面のＮ型層２０をＰ化し
エンヘンスメント型とすると、被膜５はＢを10¹⁸
〜10²¹cm^-3の濃度に添加してP⁺型の珪素を用いれ
ばよい。加えてこの被膜と半導体基板に設けられ
るＮ型の第１の領域３とをオーム接触させようと
するため、この実施例では、後にイオン注入法に
よつて形成され、ソースまたはドレインとして働
く領域であつて、その端をゲイト電極の端と概略
一致させた第２の領域１３およびそのリード９の
部分のためN⁺とし、最後にゲイト電極の部分の
みP⁺とするのに必要な不純物を５〜50倍の濃度
の不純物を添加して相殺して形成させた。

また逆にこの被膜５に不純物を添加してP⁺型
とし、またリード９となる領域はその５〜100倍
の濃度のN⁺を後工程において形成してもよい。
また第２の領域１３とゲイト電極６とが同一導電
型としたデイプレツシヨン型とするならば、被膜
５はN⁺型とし開口４１，４２はオーム接触させ
ればよい。

またこの被膜５をW₂Si、Mo₂Si等珪素とタン
グステン、モリブデンの化合物または混合物とす
る場合にはそれらの被膜をLPCVD、電子ビーム
蒸着又は、反応性スパツタ法にて、0.3〜1.5μ特
に0.5〜0.7μ形成すればよい。

かくして第２図Ｂを得た。

次に第２図Ｃに示される如く、この上面に被膜
の一部として残置させる領域上にフオトレジスト
（例えばOMR−83東京応化製）を塗布し、露光
の後フオトエツチングを行つた。このエツチング
に関しては、従来より用いられた溶液を用いる異
方性エツチング方法ではなく、サイドエツチおよ
びテーパエツチのきわめて少ないまたはまつたく
ないエツチング方法を用いることが重要である。
具体的には、2.45GHzを用いたマイクロ波によ
り、エツチング用反応性気体例えばフツ化窒素
（NF₃）、CF₄を化学的に活性化し、さらにその真
空度を0.1〜0.001torr特に0.005〜0.01torrの真空
度の雰囲気でプラズマ化したフツ素シヤワーを基
板の上面より垂直方向に流し、サイドエツチを皆
無にすべく努めた。

その結果、被膜５のうちフオトレジストの形成
されていない平面部が完全に除去された時に、第
１の領域３のコーナー部である側周辺の被膜８は
そのまま側周辺に縦型のほぼ三角形状の層６とし
て残存させることができた。加えて絶縁膜４上に
キヤパシタの対抗電極３として構成させて設ける
ことができた。さらに第２の領域となる部分のコ
ンタクト４１とそのリード９はこの実施例では
N⁺型にて電極リード９として残存させることが
できた。またゲイト電極６は凸状の第１の領域３
の上面にわたつて存在しておらず、またその巾も
フオトリソグラフイーで決められる巾ではなく被
膜５の側面の厚さと異方性エツチングの程度とに
よりチヤネル長を決めることができるという特徴
を有する。この縦型のほぼ三角形状の層６はその
巾が0.05〜1.0μ代表的には0.1〜0.5μを有し、さら
にその高さも0.3〜2.5μ代表的には0.4〜0.8μをし
ている。特にこの巾は被膜５の膜厚とプラズマエ
ツチングによるサイドエツチされた場合そのエツ
チング時間、強度の関数であるが、電子ビーム露
光のような高度の技術を用いることなく、0.05〜
1.0μのごく短チヤネル（以下マイクロチヤネルと
いう）にして設けることができた。

この第２図Ｃにおいて、縦型のほぼ三角形状の
層６は巾が0.1〜1μという細さであるが、その層
は設計の必要に応じてフイールド絶縁物上に延在
させ、そのリード巾を１〜10μと巾広に設け、同
一基板に設けられた他のMIS.FETの電極リード
と連結したり、または他の電極リード９と電気的
に連結してもよいことはいうまでもない。さら
に、電極７、リード９の上面にマスク作用を有す
る金属を形成し、かつその下の半導体をN⁺型と
し、ゲイト電極６の部分にP⁺型の不純物を拡散
してもよい。但しこの場合は半導体層に形成され
るPN接合を実質的にオーム接触とするため、こ
の電極より延在したリード下にまで横拡散をさ
せ、PN接合がその上側の金属膜下にて形成させ
実質的にPN結合を消滅させた。

次に第２図Ｄに示される如く、イオン注入法に
よりＮ型の不純物である砒素を30KeVの加速電
圧にて注入し10²⁰程度の不純物濃度のソースまた
はドレインとして働く第２の領域１３をその端部
を縦型のほぼ三角形状の層６下の端部の位置と概
略一致させて基板上部に形成させた。加えてこの
領域とリード９とをオーム接触させた。

するとこの第１および第２の領域１４，１３は
縦型のほぼ三角形状の層６の両端下にその両端を
実質的に一致したμMIS.FETとすることができ
た。

また、電極、リード９とソースまたはドレイン
として作用する第２の領域１３とをオーム接触さ
せるため、電極下にはそれよりの不純物の拡散層
が50〜2000Åの深さで形成され、さらにキヤパシ
タの対抗電極である第１の領域３下の、誘電膜１
５下にキヤパシタの電荷により決められる空乏層
が設けられ、これら下部にドレインまたはソース
１４を構成し、かつキヤパシタの電極となる不純
物層１４を構成させることができる。

以上の実施例より明らかなごとく、本発明は縦
型のほぼ三角形状の層６を巾よりも高さ（厚さ）
を実質的により大きく、さらにその巾が0.1〜1μ
という小さなものにすることを可能にさせまたそ
れを直列にキヤパシタを連結して、1Tr／cellの
ダイナミツクRAMのメモリセルを得ることがで
きた。

さらにこのゲイト電極となる層６の厚さが大き
いため、ジオメトリカルには強度的に弱くなり、
また凹凸が激しくなりやすいため、それを電気的
には絶縁膜４にてアイソレイシヨンにし、さらに
力学的には凸状の第１の領域によりかからせるこ
とにより補強させることができたことを特徴とし
ている。

第２図Ｄにおいて明らかなごとく、第１３，
１４および第２の領域１３を互いに縦型のほぼ三
角形状の層６にて離間し、一方をソース、他方を
ドレインとし、層６をゲイト電極とすると極短チ
ヤネル（μチヤネル）型のMIS.FETを作ること
ができる。加えてソースまたはドレインを構成す
る第１の領域３を一方の対抗電極とし、絶縁膜１
５をさらにその下側に電極１４を設けることによ
りこのMIS.FETに直列にキヤパシタ１５により
1Tr／cellのメモリセルを設けたことを本発明の
特徴としている。

さらにこのリード９，５に直角方向のリード１
０を層間絶縁物２５をPIQ等のポリイミド系の絶
縁物で形成した際、その上面の金属をフオトリソ
グラフイーにより選択酸化をして形成させるこ
とができた。

本発明はかかる１〜10GHzの周波数の応答速度
を有するμチヤネルMIS.FET６の一方のソース
またはドレイン１４がキヤパシタの下側電極１４
として兼用することができたことを他の特徴とし
ている。

第２図Ｅは第２図Ｄの縦断面図のMIS.FET６
とキヤパシタ１５をその番号を対応させて記号化
したメモリセルを記したものである。

本発明の実施例は導電型は基板をP^-型、チヤ
ネル領域１２をＮ型、第１及び第２の領域１３，
１４をN⁺型、ゲイト電極１６をP⁺型とするいわ
ゆる多数キヤリアを用いたμMIS.FETである。

しかし、ゲイト電極もソース、ドレインと同じ
N⁺型としたMIS.FETとしてもよい。

またチヤネル領域にＰ型、第１および第２の領
域にN⁺型、ゲイト電極をP⁺またはN⁺としたバル
クの少数キヤリアを用いたそれぞれエンヘンスメ
ント型またはデイプレツシヨン型のMIS.FETと
してもよい。

第１図は基板に一つのMIS.FETと一つのキヤ
パシタにより1Tr／cellのダイナミツクRAMのメ
モリを形成させたものであるが、フイールド絶縁
物により離間した他部に他のMIS.FETを同一基
板に設けて複数個のMIS.FETを作るいわゆる
LSI、VLSIにすることは本発明をさらに助長さ
せることができる。

実施例２第３図は本発明の他の実施例である。

即ちP^-型の導電型を有する半導体基板１に対
しその基板にプラズマ窒化を800〜1200℃にて施
し、表面に50〜250Åの厚さの窒化珪素膜を形成
した。さらにその窒化膜を第１のフオトマスク
を用いてフオトリソグラフイー技術によつて選択
的にバツフアエツチ液にて除去した。さらにその
除去された領域のみを５〜15気圧に加圧された水
蒸気中にて600〜1100℃にて加熱酸化をし、フイ
ールド絶縁物２を0.3〜2μの厚さに埋置して形成
した。またこのフイールド絶縁物上部をその上面
を平坦にするため30〜50％化学的にバツフアエツ
チ液にてマスクとなつた窒化物を除去すると同時
に除去してもよい。

この後、第３図Ａにおいてはその右部のフイー
ルド絶縁物２上にわたつて半導体基板１上に第１
の領域３を形成した。

この第１の領域はその下部の0.05〜0.2μの厚さ
に高濃度のN⁺型の導電型になる不純物をドープ
した半導体層３０をさらにその上面に積層した酸
化タンタル、窒化珪素、酸化チタンまたは強誘電
体膜３１を形成し、その上面に対抗電極３２を導
体または半導体により形成した。

この第１の領域３の高さは実施例１と同様に
0.5〜2.5μであり、また全面積は設計上必要な容
量により決められた。半導体基板１との接触は基
板との寄生容量を除去するため小面積とし、フイ
ールド絶縁物にわたつてキヤパシタを設けたこと
が本発明の特徴である。加えてキヤパシタの誘電
体３１電極３０対抗電極３２のすべてが第１の領
域を構成させている点も実施例１と異なる。

キヤパシタを設けるため、第１の領域を半導体
層とし、その上面より所定の部分に酸素または窒
素を高濃度に添加して酸化珪素または窒化珪素の
絶縁膜を形成させてもよい。

第３図Ｂにおいてさらにこの半導体基板１およ
び第１の領域３の上表面を実施例１と同様に酸化
または窒化をして絶縁膜４を形成した。もちろん
この絶縁膜４は気相法または真空蒸着法により形
成してもよい。また第１の領域３が基板と異種の
半導体または導体の場合はその酸化物または窒化
物となり基板表面上の絶縁膜とはことなる種類の
絶縁膜となることはいうまでもない。

さらに第３図Ｂにおいては実施例１と同様に開
口４１，４２を第３のフオトマスクを用いて形
成し、その上に縦型のほぼ三角形状の層６を形成
するための被膜５を形成した。この後第３図Ｃに
示す如く、この被膜５の側周辺部８を利用してイ
オン注入法によりソースまたはドレインとして働
く第２の領域１３をこの被膜５を貫通して下側の
基板上部に注入して形成した。この領域は層３０
と同一導電型を有せしめた。

次に陽極酸化または選択酸化法を用いて第４の
フオトマスク、フオトレジストにより選択的に
電極・リード９，４５を除く他部を酸化して酸化
珪素等の絶縁物４４を形成した。この時第１の領
域３の側周辺には縦型のほぼ三角形状の層６，
８′が形成される。そしてこの層６はゲイト電極
として機能せしめ、またその外周部を囲んでこの
ゲイト電極を構成する材料の酸化物絶縁物が設け
られている時、他の層８′は第５のフオトリソグ
ラフイー技術により再度酸化されて消滅させ
た。マスクの工程において、ゲイト電極６と同
時にリード９、コンタクト４５を作り、同一基板
上の他のMIS.FETのゲイト、ソース、ドレイン
と連続させることができる。

第３図Ｃに示す如く、フイールド絶縁物２およ
び縦型のほぼ三角形状の層６の両端下をより精密
に一致せしめるため、第２の領域１３及び第１の
領域３の下側の拡散層１４を熱処理により形成せ
しめてもよい。そしてそれぞれの領域１３及び１
４または３をソースおよびドレインまたはドレイ
ンまたはソースとし、縦型のほぼ三角形状の層６
をゲイト電極とするμチヤネルMIS.FETを作る
ことができた。

そして第３図Ｄにおいては層間絶縁物３６を利
用してフオトマスク、により第３のリード１
０を設けたものである。

このMIS.FETは基板中の少数キヤリアを用い
るN⁺１３−Ｐ（ゲイト電極下のチヤネル形成領
域）−N⁺１４または３０）の構造であつた。しか
しまた実施例１の如く基板の多数キヤリアを用い
るN⁺１３−Ｎ（ゲイト電極６下のチヤネル形成領
域）−N⁺（１４または３０）であつてもよい。

また複数個を相対に設けたＣ／MIS.FET構造
としてもよい。

またリード５，９がフイールド絶縁物２上に設
けられているため、複数のMIS.FETを集積化す
ることはきわめて容易であつた。

第３図Ｅは第３図Ｄの電気的な等価回路とした
ものであるとすると、電極６はN⁺型、キヤパシ
タ３１は第１の領域の内部にその一部を構成して
下側電極３０上側対抗電極３２誘電体３１よりな
り、さらにこの下側電極はμチヤネルMIS.FET
のソースまたはドレインを併用しているため、高
密度のメモリセル（1Tr／cell）を作ることがで
きた。

また第１の領域をフオトマスクにてマスクア
ラインを行う際、その第１の領域の大部分はフイ
ールド絶縁物２の上面にわたつて設けることがで
きる。そのため実質的に第１の領域３下に作り得
る拡散層１４の存在する領域の巾を0.3〜3μとき
わめて巾狭くできる。そのため層１４と基板との
寄生容量をきわめて少なくすることができた。さ
らにこのゲイト電極６とソースまたはドレインと
が特殊な工程を必要とすることなく電極、リード
５，９により作製できること、またこの上面に層
間絶縁物３６の上に第６、第７のフオトマスク
、によるフオトエツチングが行えること、２
層配線がＸ、Ｙ方向に実施でき、さらにその必要
なマスク数が７種類のみであるという特徴を有す
る。

実施例３第４図Ａは本発明の他の実施例である。

第４図Ａは実施例２をさらに多層としたもので
ある。即ち第２の領域１３およびそれと対称に一
対の第１の領域３，３′とを設けている。第１の
領域はその一部をフイールド絶縁物２上にわたつ
て設け、μチヤネルMIS.FETはソースまたはド
レイン１３、ゲイト６，６′、ドレインまたはソ
ース１４，１４として構成し、この１４，１４′
を経てキヤパシタの下側電極３０，３０′誘電体
３１，３１′、上側対抗電極３２，３２′が設けら
れている。図面において１３，９はビツト線であ
り、６，６′をリード線として1Tr／cellを２個対
をなす構造とするメモリシステムの一部である。
かかる構造とすると第２の領域は共通させること
ができ、又誘電体３１，３１′ゲイト絶縁膜とは
異なる高い誘電率の材料例えば酸化タンタル、チ
タン酸バリユーム等を使用することができる特徴
を有する。この実施例においてはゲイト電極６，
６′の外周辺がその酸化物絶縁物２４により絶縁
されているが、その厚さは0.01〜0.3μであり、さ
らにその外側はポリイミド等の層間絶縁物３６を
形成し、その上面に第３の導電体層９を形成し
た。この絶縁物２４によりポリイミド中の残留す
る塩素等のイオンが直接ゲイト電極に接して腐食
反応を起こすことなく、信頼性向上に有効であつ
た。

実施例４この実施例は第４図Ｂにその縦断面図が示され
ている。

図面より明らかなごとく、半導体基板表面上に
凸状に第１の領域３を半導体を半導体基板に密接
して設け、その側周辺と基板とのコーナー部に絶
縁膜を設け、さらにゲイト電極６，６′を一対を
なして形成している。この珪素よりなるゲイト電
極の一部を酸化して酸化珪素２４を設け、さらに
イオン注入法により第１の領域３と同一導電型の
第２の領域を対称に１３，１３′として設けた。
こうしてμチヤネルMIS.FETを２ケ対をなす構
造に設けた。

ここで第１の領域３，３′はμチヤネルMIS.
FETのソースまたはドレイン領域またはその電
極として機能しており、かつゲイト電極６，６′
の物理的な強度を補う機能を有している。

次にこの第１の領域の一部に設けられているコ
ンタクト開口４１，４１′が実施例１と同様に設
けられているため、これにより誘電体の下側電極
３０を例えば金属タンタルを0.1〜1μの厚さに形
成させて設けた。さらにこのタンタルの表面を緻
密な陽極化成法により酸化をして誘電膜３１を
100〜500Åの厚さに形成した。この後この面上に
対抗電極３２を金属または半導体により設け、こ
れをフオトエツチングした後、この電極３２をエ
ツチして再度その下側の電極を多孔性の酸化タン
タルを陽極化成法により形成し絶縁膜３９とし
た。かくしてキヤパシタのその上側の電極３２，
３２′と誘電体３１，３１′および下側の電極３
０，３０′を概略同一形状を有せしめることがで
きた。加えてこのキヤパシタをフイールド絶縁膜
上またはゲイト電極上の絶縁膜２４上にわたつて
設けることができ、必要に応じては第１の領域３
の上方にわたつて設けた。この時この領域、ゲイ
ト電極が凸状でありフオトエツチング技術の適用
が困難であつたが、本発明の実施例では粗いフオ
トエツチングの精度にて上側電極３２を形成し、
その電極３２をマスクとしてこの電極３２により
覆われていない領域の誘電体および下側電極を陽
極化成法によつて絶縁化して、絶縁物３４，３９
をセルフアライン的に同一形状に作ることは小型
化、高密度化と信頼性の向上にきわめて有効であ
つた。

この実施例においても実施例３と同様に誘電体
の材料に酸化タンタル等の高誘電率の材料を使用
でき、またビツト線を領域３、ワード線をゲイト
電極６，６′と一対をなす1Tr／cellのメモリシス
テムの一部として構成させることができた。

以上の実施例はすべて1Tr／cellのRAMを作る
ことを目的としている。しかし本発明のプロセス
はそのすべてにおいて同様に同一基板の他部に増
巾またインバータ等のμチヤネルMIS.FETを何
等のフオトマスクを加えることなく形成すること
ができる。このためメモリシステムまたはロジツ
クシステムを作るにきわめて好都合であつた。

またキヤパシタの下側電極、上側電極及び第１
の領域はすべて基板と同一主成分で形成されたシ
リコンフアミリーとして信頼性を向上させてもよ
い。また実施例４において、この上側に層間絶縁
物を介してAl等のリードを多層に形成させても
よい。

本発明において、縦型のほぼ三角形状のゲイト
電極をこの電極を構成する材料の酸化物絶縁物に
より囲み、電気的にフローテイングとしてフロー
テイングゲイト型不揮発性メモリを構成させても
よい。

以上の４つの実施例において、第１の領域を構
成する材料また縦型のほぼ三角形状の層６を構成
する材料はP⁺またはN⁺型の導電型を有する不純
物をドープした基板と同一主成分の材料例えば珪
素を中心として記した。

しかし、それらは珪素とMo、Ｗとの混合物ま
たは化合物（Mo₂Si、W₂Si）であつてもよく、
また真性、P⁺型またはN⁺型の半導体を多層構造
にしても、また珪素の如き半導体とMo、Ｗ、白
金またはその化合物との多層構造を有せしめても
よいことはいうまでもない。

また本発明においては主として半導体基板は単
結晶を記した。しかしGaAs、InP等の化合物半
導体であつても、また多結晶、アモルフアス、セ
ミアモルフアス半導体であつてもよいことはいう
までもない。

以上の実施例より明らかな如く、本発明は従来
の一対の構造を有するソース、ドレインをゲイト
電極により互いに離間する構造ではなく、ソース
またはドレインを構成し得る第１の領域にその側
部がよりかかるようにして力学的に補強をしたゲ
イト電極を有し、そのソースまたはドレインは半
導体基板表面上に設けられた。また他のドレイン
およびソースはゲイトの一端部に概略一致して半
導体上部に凸上の第１の領域として設けられた構
造を有し、さらに周波数応答速度が１〜10GHzを
有する極短チヤネル（μチヤネル）MIS.FETを
電子ビーム露光等の技術を絶対必要条件として用
いることなく、実施せしめるという大きな特徴を
有する。

【図面の簡単な説明】

第１図は従来より知られたMIS.FETの縦断面
図を示す。第２図、第３図は本発明の実施例の製
造工程及び構造を示すための縦断面図である。第
４図Ａ，Ｂは1Tr／cellのメモリを一対をなして
設けた本発明の他の実施例の縦断面図である。

Claims

【特許請求の範囲】

１半導体基板上に設けられた導体又は半導体よ
りなる凸状の第１の領域と、前記基板表面及び前
記第１の領域上方に延在せず、前記第１の領域と
前記基板表面とで構成されるコーナー部に形成さ
れた絶縁膜上の縦型のほぼ三角形状のゲイト電極
と、前記ゲイト電極の端部にほぼ一致して、前記
基板中に設けられたソースまたはドレインとなる
第２の領域とを有し、前記第１の領域はビツト線
であることを特徴とする半導体装置。