JPH0492473A - 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業の利用分野Ｊ 本発明は、半導体集積回路、特に１６Ｍ〜１６Ｇヒツト
レベルの超高密度化された集積回路（ＬＩＬＳＩという
）の絶縁ゲイト型電界効果半導体装置の作製方法を提供
することに関する。

本発明は、半導体装置、特に縦方向に電流が流れるマイ
クロチャネル型を有する縦チャネル型ＭＩＳ型（絶縁ゲ
イト型）電界効果半導体装置（ＦＥＴ）　Ｃ以下チャネ
ル長が１μｍ以下の０．０３〜工μｍであるためμチャ
ネルＭＩＳ　ＦＥＴという）の作製方法であって、前記
した如きマイクロチャネルであってもセルファライン（
自己整合）プロセスを適用するとともに、それに例えば
キャパシタを連結し複合化した半導体装置の作製方法を
提案するにある。

本発明は、矩形状の凸状の領域を異方性エツチングを行
うことによって設け、この凸状の領域の側面に斜め方向
または横方向より例えばイオン注入法による不純物を添
加し、チャネル形成領域はゲイト電極をマスクとしてソ
ースまたはドレインとトレインまたはソースとを構成す
る一対の不純物領域を作製する方法に関する。

本発明はさらに、このゲイト電極を作製する前に、チャ
ネル形成領域において、スレッシュホールド電圧の制御
を行う作製方法に関する。

本発明はさらにゲイト電極を作製する前または後に他の
凸状の領域の側面での寄生チャネルの発生の防止を行う
縦チャネル型のＭＩＳ　ＦＥＴの作製方法に関する。

「従来技術」 従来、Ｍｉｓ　ＦＥＴまたはそれに直列に連結したキャ
パシタの作製方法構造は、第１図に示される如く、フィ
ールド絶縁物（２）か選択的に設けられた半導体基板（
１）の−表面上に、ゲイト絶縁物（２）。

ゲイト電極（１８）およびソースまたはトルイン（４）
。

ドルインまたはソース（５）をゲイト電極（１８）をマ
スクとして上方よりの垂直方向のイオン注入により不純
物をドープするセルファライン構成をさせつつの形成、
いわゆるＬＤＤ（不純物濃度が比較的低いドレイン即ち
ライト・ドープド・トレイン）として形成した。このゲ
イト電極（１８）の側周辺には、絶縁物の矩形または三
角形状の部分（３８）、　（３８’　）を形成し、この
端部をマスクとしてその外側に高不純物濃度の第１の不
純物領域（１５）、第２の不純物領域（１４）を平面的
に形成し、Ｍｉｓ　ＦＥＴ（１０）を構成させた。また
この第１の不純物領域（１５）に連結して、キャパシタ
（２０）として下側電極（２＋）、誘電体（２２）、上
側電極（２３）を設けていた。かくの如く、ＭＩＳ　Ｆ
ＥＴ（１０）、キャパシタ（２０）を半導体基板に同一
平面を構成して形成していた。そしてｌＴｒ／Ｃｅ１ｌ
（１つのＭｉｓ　ＦＥＴと１つのキャパシタを直列に連
結して１ビツトを構成するメモリとする）の場合、この
平面構成のためセル面積が大となり、高密度集積化に限
界かあった。

またゲイト電極（１８）の左右には、ＬＤＤ（４）、　
（５）を作るための補助手段として、矩形または三角形
状の部分（３８）、　（３８°）を絶縁物により構成し
ている。

本発明は、この矩形または三角形状の部分を絶縁物とし
てではなく、積極的に導体または半導体のゲイト電極自
体として設けた構造の作製方法に関する。

「本発明の目的」 本発明は、矩形の凸状の領域を設け、この領域の１つま
たは２つの側面をチャネル形成領域とした。即ち、縦方
向に電流が流れるようにし、そのチャネル長は０，０３
〜１μｍときわめて小さくするとともに、１つのＭｉｓ
　ＦＥＴの大きさは１μｍロ〜１０μロ程度にまで小さ
くすることにより、１６Ｍ〜１６Ｇビットまで作り得る
（Ｊ［、Ｓ　ｒ用の素子構造を提供することにある。さ
らにこのＭｉｓ　ＰＥＴを複合化してインバータ構造、
また他の素子例えばキャパシタと連結したメモリセル構
造を提供することにある。

「発明の構成」 本発明は単結晶の半導体基板に対し、矩形の凸状の領域
を設けた。この凸状の（１００）面またはその近傍（（
１００）面またはその近傍即ち（１００）面よりも±２
０’２０’ずれを以下単に（１００）面という）を有す
るそれぞれの４つの側面を同時に（１００）面とし、こ
の側面の２つをチャネル形成領域とし、電流を縦方向に
流す、即ち縦チャネル型とした。

本発明において、ＭＩＳ　ＦＥＴにおけるソース、ドレ
インはその後工程で電極形成をしやすくするため、横方
向に形成することにより、非対称のＭｌｓＦＥＴを提供
することにある。即ち、半導体基板の一生面に矩形の凸
状の単結晶半導体の領域を設ける。この凸状の領域に作
られた矩形または三角形状のゲイト電極をマスクとして
、セルファライン（自己整合）方式により即ちゲイト電
極の端部をソースまたはドレインおよびドレインまたは
ソースの端部（チャネル形成領域と接する部分）の製造
の基準とした。即ち、その上部にはＭＩＳ　ＦＥＴの一
方のソースまたはドレインを構成せしめ、この凸状領域
のゲイト電極の下方向の側部は縦型のチャネル形成領域
とせしめ、半導体基板の底部にはドレインまたはソース
を作製する。これらソースまたはドレインおよびドレイ
ンまたはソースは、例えばイオン注入法等により、不純
物濃度を３×１０１７〜５　Ｘ　１０２１０２Ｏ’とし
つつも、斜め方向または横方向より添加をする。すると
不純物のより高濃度の領域は凸状の領域の斜め表面また
は半導体基板の底部ではなく、それよりも深い半導体内
部とナル。その結果、ホットキャリアのゲイト絶縁物中
への注入の防止を図ることかできる。

ゲイト電極の上端部と概略一致して、ソースまたはドル
インの端部を有し、その内部はさらにチャネル形成領域
側に少しせりだし大きく設け、ゲイト電極をオフセット
構造とすることを防ぎ、かつ製造に余裕（マージン）を
与える。

この矩形の凸状の領域に横方向または斜め方向から不純
物を例えばイオン注入法等を用いて添加することにより
、チャネル形成領域のスレ・ノシュホールド電圧の制御
、うめこみチャネルの形成を行った。

この不純物濃度は、界面準位密度により異なるが、Ｎチ
ャネルＭＩＳ　ＦＥＴではスレッシュホールド電圧を±
ＩＶ以内とし、ノーマリ・オフとするには十〇、１〜＋
１．０■とし、ノーマリ・オンとするには一〇、１〜−
１．０■とした。ＰチャネルＭＩＳ　ＦＢＴでは逆符号
となる。

チャネル形成を行わない側面では、寄生チャネルの発生
による微少リークか流れないように、上下方向に寄生チ
ャネルの発生の防止を実行せしめた。この寄生チャネル
の防止には、Ｎチャネル型ＭＩＳ　ＦＥＴにおいてはホ
ウ素を、ＬＤＤ用のソースまたはドルインの不純物濃度
よりも低い濃度であって、基板の不純物濃度よりも高し
Ａ濃度としｔこ。

般にはｌ　Ｘ　１０１６〜２　Ｘ　１０”ｃｍ−３とし
た。

ソースまたはドルインおよびトレインまたはソースは、
高不純物濃度の第２の不純物領域および第１の不純物領
域を外部の電極とオーム接触をしやすくするため、コン
タクト用の穴を微細に精度よく開穴できるよう、平面を
存して設けている。

逆に側面にコンタクト用穴を形成しようとしても、その
製造はフォトエツチング用の紫外光の露光か一般に上方
より下方に照射されるため、０．１〜０．５μｍ口の大
きさのコンタクト用穴の形成は不可能に近い。

本発明はこの欠点を除去している。

このため本発明の半導体装置は、ＬＩＬＳＩを構成させ
るための高密度化を従来の横型ＭＩＳ　ＦＥＴの基板に
占める面積をスケーリングにより縮めるのではなく、高
さ方向に積極的に設けることにより成就させることを目
的としている。

以下に図面に従って本発明の実施例を記す。

「実施例１ｊ この実施例は第２図にその製造工程を示す。

単結晶半導体基板の矩形の凸状の領域（３５）を用いて
縦チャネル型のＮチャネル型Ｍｉｓ　ＦＥＴを２つを対
（１０）、　（１０’　）として設けたものである。

第２図（Ａ）〜（Ｄ）はその縦断面図を示し、第２図（
Ｅ）は平面図を示している。第２図（Ｅ）のＡ−Ａの断
面が第２図（Ａ）〜（Ｄ）に対応する。

単結晶半導体基板、例えばシリコン単結晶半導体（１０
０）面、Ｐ型ｌＯ〜５００Ωｃｍを選んだ。この半導体
基板に対し、第１のフォトマスク■（■〜■はフォトマ
スクを用いたフォトリソグラフィ工程を示す）を用いて
、第２図（Ａ）および（Ｅ）に示す如く、上側からみて
矩形の凸状の領域（３５）を形成した。その作製にはシ
リコン単結晶基板の異方性エツチングをすればよい。こ
のコーナ部は基板上面に対し９０°にきわめて鋭く縦面
を出すことが重要である。この凸状の領域（３５）の高
さは０．５〜４μｍ例えば１．５μｍとした。

すると、矩形を有する凸状の領域（３５）は第２図（Ｅ
）に示すように、チャネル形成領域を（１００）面（＜
ｌｏｏ　＞方向（４０））となり、寄生チャネル防止面
も（０１０）面（＜０１０　＞方向（４０°））とする
。

そしてそれらのすべての側面で固定電荷密度を他の（１
１０）、　（１１１）結晶面に比へて約１／２にまで少
なくさせることができる。

酸化性気体に対してマスク作用のある窒化珪素（３３）
を約０．１μｍの厚さに形成した。この酸化性気体に対
しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒
化珪素との多層膜でもよい。その後第２図（Ａ）に示さ
れる如く、第２のフォトマスク（■）により窒化珪素を
一部除去した。

この除去をした領域にチャネルカット形成用のＰ型不純
物をドープした後、フィールド絶縁物（３）を０．５〜
２μｍの厚さに埋置させて第２図（Ａ）の状態を得る。

第２図（Ｂ）に示す如く、この窒化珪素膜（３３）を除
去して凸状領域（３５）を有する半導体基板（１）上に
ゲイト絶縁膜を構成するための被膜（２）を形成した。

チャネル形成領域（６）、　（６’　）をゲイト絶縁膜
（２）の形成の前または後に、イオン注入法等の手段に
より矩形の凸状の領域の少なくとも側面に形成した。即
ち、チャネル形成領域（６）、　（６’　）はこの実施
例はＮチャネル型Ｍｉｓ　ＦＥＴの場合であるため、ス
レッシュホールド電圧を制御し、エンヘンスメント型の
ＭｒＳ　ＦＥＴのためにはノーマリ・オフの＋０．１〜
＋１．ＯＶ、例えば＋〇、５Ｖｉ＝、まｊこデイブレ・
ンション型のＭＩＳ　ＦＥＴのためにはノーマリ・オン
の−０，１〜−１，Ｏｖ例えば−０，５■とドーズ量を
制御して成就した。これらをチャネル形成領域とし、チ
ャネル形成領域（６）、　（６”）の一方または双方に
対して自動的にフォトマスクを用いて形成した。うめこ
みチャネル型として２回の二または三種類の不純物の添
加を行ってもよい。これらは、凸状領域（３５）の（６
）、　（６°）側の側面に対して、積極的に不純物を添
加した。例えば、横または斜め方向からのイオン注入（
３８）、　（３８’）はホウ素、またはホウ素と砒素と
によりドープした。

この矩形の凸状の領域（３５）のチャネルか形成されな
い領域（第２図（Ｅ）における（３６）、　（３６’　
））では寄生チャネルが発生しやすくなり、ソースまた
はドレイン（４）とドレインまたはソース（５）、　（
５”）との間で微少リーク電流が発生しないよう、ホウ
素を基板即ち凸状の領域よりも高濃度に添加し、オフ状
態をたえず成就するようにチャネルカットをした。即ち
基板上平面に対し斜め方向または横方向よりイオン注入
をして成就した。

これらのイオン注入により、単に基板のみならず絶縁膜
（３３）または（２）も損傷を受けるため、これら全体
を熱または強光アニールして半導体基板（１）、凸状の
領域（３５）を単結晶化した。

このイオン注入工程は第２図（Ａ）であっても、第２図
（Ｂ）の工程で行ってもよい。

この酸化珪素膜（２）を除去して他の絶縁膜、例えば他
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を１００〜５００人の厚さに形成しゲイト絶縁膜（
２）としてもよい。

次に第２図（Ｂ）に示す如く、このゲイト絶縁膜（２）
にソースまたはドレインの電極（コンタクト）とするた
めの窓を第３のフォトマスク（■）により形成した。そ
の絶縁膜の表面を十分清浄にした後、該基板上に減圧気
相法（ＬＰＣＶＤ法）により一導電型の不純物、例えば
Ｎ型の不純物（リン）か１〜１０Ｘ　１０”ｃｍ−”の
濃度にドープされたシリコン半導体（珪素）被膜（７）
を０．５〜２．５μｍの厚さにゲイト電極およびその他
のリードを構成するために全表面に形成した。この不純
物のドープは成膜と同時ではなく、次の異方性エツチン
グをしてゲイトとなる部分（８）、　（８’　）を残存
させる工程をこの被膜（７）に行った後に拡散法または
注入法により行ってもよい。

この被膜（７）は不純物がドープされた珪素半導体では
なく、金属または金属間化合物等の導体であってもよい
。さらにピまたはＮ＋型の半導体と金属または金属化合
物、特にＭｏ、　Ｗまたはその珪化物（ＭｏＳｉ２．Ｗ
Ｓｉ□）との多層膜であってもよい。

かくして第２図（Ｂ）を得た。

次に第２図（Ｃ）に示される如く、この上面に被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）（■）で選択的にコーティング
し、その後に異方性エツチングを行った。このエツチン
グに関して、従来より用いられた溶液を用いる等方性エ
ツチング方法ではなく、サイドエッチおよびテーパエッ
チのきわめて少ないまたはまった（ない異方性エツチン
グ方法を用いることが重要である。具体的には２．４５
ＧＨ２を用いたマイクロ波によって、エツチング用反応
性気体、例えばフッ化窒素（ＮＦ、）、弗化炭素（ＣＦ
、　）を化学的に活性化し、さらにその真空度を０．１
−０．００１ｔｏｒｒ特に０．００５〜０１Ｏ１ｔｏｒ
ｒの真空度の雰囲気でプラズマ化したフッ素シャワーを
基板の上面より垂直方向に流し、かつ基板にバイアスを
加え、低温エツチングとしてサイドエッチを皆無にすべ
（努めた。

その結果、被膜（７）のうちフォトレジストの形成され
ていない平面部が完全に除去される時、凸状の領域（３
５）のコーナ部である側面部の被膜（８）。

（８“）は、上方よりみて実効的な厚さか厚いため、側
周辺に縦型の矩形または三角形状のゲイト電極（１８）
、　（１８’　）として残存された。さらにドレインま
たはソース（５）、　（５’　）の第１の不純物領域（
第２図（Ｄ）の（Ｉ５）に対応）のコンタクト（１１）
とそのリード（１２）は、この実施例ではＮ＋型で電極
リードとして残存させることかできた。ゲイト電極（１
８）、　（１８°）は凸状の領域（３５）の上面にわた
って存在しておらず、その巾もフォトリソグラフィで決
められる巾ではなく、被膜（７）の側面の厚さと異方性
エツチングの程度とにより定めることができる。

これら全体をこの後に酸化して酸化珪素絶縁膜（４７）
を凸状の領域、半導体基板の底部およびゲイト電極（１
８）、　（１８′）の表面に３００〜２０００人の厚さ
に形成した。

次にこの矩形または三角形状のゲイト電極（１８）。

（１８”）をマスクとして（３７）、　（３７°）に示
す如く、斜め方向より不純物の添加を行う。イン注入法
を用いる場合、Ｎチャネル型であるため、砒素を３０〜
１００ＫｅＶの加速電圧で０．５〜５　ｘ　１０”　ｃ
ｍ−２例えばｌＸｌ０”ｃｍ−２の濃度に添加した。す
るとゲイト電極（１８）、　（１８°）またはその上の
絶縁膜（４７）の端部（４４）をマスクとして凸状の領
域（３５）の上部はソースまたはドレイン（４）を有し
、その端部（４４“）はゲイト電極の端部（４４）と概
略一致し、また、この端部（４４”）よりも内部（４４
°°）の方がチャネル形成領域（６°）からみてドレイ
ンまたはソースに近い位置に形成される。かくしてソー
スまたはドレイン（４）が形成される。

他方、他のゲイト電極（１８”）の端部（４８）と概略
一致してドレインまたはソース（５′）の端部（４８°
）が形成され、その位置よりもさらに深く（ソースまた
はドレインに近い位置）ドレインまたはソースの内部（
４８”　）が形成される。

かくしてソースまたはドレイン（４）、ドレインまたは
ソース（５）、　（５”）はゲイト電極（１８）、　（
１８”）の端部によりセルファライン（自己整合）的に
その位置か決められ、特に斜め方向からのイオン注入に
より位置決めが行われる特長を有する。

そしてゲイト電極（１８’）は第２図（Ｅ）に示す如く
、リード（３８°）として延在せしめ、他のゲイト電極
（１８）はリード（１２）をへてコンタクト（１１）に
連結させている。

第２図（Ｄ）において、上方より高不純物濃度の領域を
作るため、第１の不純物領域（１５）、　（１５″）、
第２の不純物領域（Ｉ４）を形成し、オーム接触をさせ
てもよい。しかしこれらの不純物領域は、ソスまたはド
ルイン（４）、ドルインまたはソース（５）。

（５′）の形成の際、加速電圧を可変し、高い加速電圧
で低いドーズ量を、強い加速電圧で高いドーズ領域に添
加、例えば１００ＫｅＶにてＩ　ＸＩＯ”ｃｍ−２，５
゜ＫｅＶで３　Ｘ　１０”ｃｍ−’、３０ＫｅＶで２　
Ｘ　１０”ｃｍ−”と変更ドープすることにより一度に
形成することができる。

第２図（Ｃ）において、矩形またはほぼ三角形状のゲイ
ト電極（１８）、　（１８°）は、下端部の巾か０．１
〜Ｉμｍという細さであるが、その層は設計の必要に応
じてフィールド絶縁物上にリード（３８）、　（３８”
）として延在させて、そのリードの巾を１〜１０μｍと
巾広に設け、同一基板に設けられた他のＭｉｓ　ＦＥＴ
の電極リードと連結したり、または他のキャパシタ、抵
抗等と電気的に連結してもよいことはいうまでもない。

図面ではタングステンの選択成長（２４）、　（１３）
を行い、アルミニウムのリード（２４’　）、　（１２
°）、　（３８”　）を形成し、多層配線した。

第２図（Ｄ）、　（Ｅ）ではインバータ、即ち、電源側
（３８”　）、ロード（１０）、出力（２４）、　（２
４”）、ドライバ（１０’）、接地側（１２）、　（１
２”）を構成させている。これらの後、全体に層間絶縁
膜を形成し、出方を第２の不純物領域（１４）に連結し
、電流を電極（１２”）に多層配線を施して連結すれば
よい。

ＭＩＳ　ＦＥＴとしてのチャネル長はソースまたはドレ
イン（４）の端部（４４）、または（４４１）とドレイ
ンまたはソース（５）、　（５“）の端部（４８″）ま
たは（４８″′）との差で決めることができる。

かくしてソース、ドレインは凸状領域の上方および基板
底面の平面を外部とのコンタクトを容易にしつつ、かつ
縦チャネル型のいわゆる縦横型のＭｉｓ　ＦＥＴとする
ことができた。そのため、ソース、ドレインに対する電
極（コンタクト）の形成かしやすくなり、かつチャネル
長を０．１〜１μｍと小さく、その長さを斜め方向から
の不純物添加によりセルファラインプロセス用に、より
精密に制訓製造が可能となった。

以上の実施例より明らかなごとく、本発明は、縦型の矩
形または三角形状のゲイト電極（１８）、　（１８’　
）を凸状の領域に隣接して機械強度を大としつつもチャ
ネル形成領域（６）、　（６°）に（１００）面を用い
て界面準位（シリコンの不対結合手の存在による正の電
荷の発生による）を減少させた。

また矩形の凸状の領域の他の側面（第２図（Ｅ）の（３
６）、　（３６”））において、寄生チャネルが発生し
ないように、その側面も（１００）面として、ここでも
正の固定電荷の発生を最小にするよう努めた。

またここにホウ素を第２図（Ｅ）の（３６）、　（３６
°）に示す如く添加して、チャネルカットを形成した。

かくして精密に制御されたチャネル長を存し、かつトラ
ンジスタの基板全体にしめる面積を小さくする縦横型マ
イクロチャネル（μチャネル）型のＭＩＳ　ＦＥＴを作
ることができる。

第１図は、矩形の凸状の領域の２つのＭｉｓ　ＦＥＴを
Ｎチャネル型で形成させたものであるか、フィールド絶
縁物により離間した他部に他のＭｉｓ　ＦＥＴをＰチャ
ネル型で構成せしめ、ＭＩＳ構造（相補型構造）として
ＬＳＩ、ＶＬＳＩにすることは本発明をさらに助長させ
ることかできる。

ｒ実施例２」 第３図（Ａ）は本発明を応用した他の実施例である。そ
の対応する電気回路を第３図（Ｃ）に示す。

第３図（Ａ）は実施例１を用いて２つのＭＩＳ　ＦＥＴ
（１０）、　（１０°）と２つのキャパシタ（１０）、
　（１０”）とをそれぞれ直列に接合させ、ＩＴｒ／Ｃ
ｅ１ｌを２つ対にして設けたものである。即ち、凸状の
領域（３５）にはチャネル形成領域（６）、　（６”）
を有し、その上部にソースまたはドレイン（４）、高濃
度の第２の不純物領域（１４）を有する。またその半導
体基板（１）の底部の周辺部にはフィールド絶縁物（３
）を設けて、第１の不純物領域（１５）、　（１５°）
とその外側にドレインまたはソース（５）、　（５°）
、ゲイト電極（１８）、　（１８’　）、ゲイト絶縁膜
（２）、　（２″）として、２つのＭｒＳ　ＦＥＴ（１
０）。

（１０’　）を構成した。このオーム接触をさせるＮ＋
の第１の領域（１５）、　（１５”）に連結（１１）、
　（１１°）してキャパシタ（２０）、　（２０°）の
下側電極（２１）、　（２１°）、誘電体（２２）、　
（２２′）、更にその上に上側電極（２３）、　（２３
”）を設けて、これによりキャパシタ（２０）、　（２
０″）とした。

第３図（Ａ）において、（１４）はビット線であり、（
１８）、　（１８’　）をワード線としてＩＴｒ／Ｃｅ
ｌ　Ｉを２個対をなす構造とするメモリシステムとした
。かかる構造とすると、凸状の領域（３５）を２つのＭ
ＩＳ　ＦＥＴ（１０）。

（１０”）用に共通させることができ、又誘電体（２２
）。

（２２’　）はゲイト絶縁膜とは異なる高い誘電率の材
料、例えば酸化タンタル、酸化チタン、窒化珪素、チタ
ン酸バリウムとすることかできる。またこれらの誘電体
と電極とを互いに積層して全体の静電容量を増大させる
ことかできるスタックド型メモリセルの特徴を有する。

この実施例においては、ゲイト電極（１８）、　（１８
”）の外周辺がその酸化物の層間絶縁物（１７）により
絶縁されているが、その厚さは０．１〜１．０μｍてあ
り、第１の不純物領域（１５）。

（１５°）とキャパシタ（２０）、　（２０’　）の下
側電極（２１）。

（２１’　）　　との連結はタングステンの選択成長（
１３）。

（１３’）による電極（コンタクト）を形成した。この
ため下側電極（２１）、　（２１°）はタングステンシ
リサイドとした。

かくの如く本発明のＭＩＳ　ＦＥＴを用いた場合、ドレ
インまたはソースまたは第１の不純物領域に連結してコ
ンタクトをステッパーの焦点深度か浅くしても一定とで
き、焦点ボケによる精密添加を防ぐことができる。そし
て十分な面積の余裕を持ちつつ得ることができる。即ち
、電極用の穴あけを行う際のマスク合わせ精度の範囲で
第１の不純物領域（１５）、　（１５°）を作ればよい
。もしその精度がよければ、このドレインまたはソース
としての必要面積を小さくできる。そしてこのコンタク
ト形成用領域とは無関係にかつＭｉＳ　ＦＥＴの基板上
からみた大きさを大きくすることなく、チャネル長を精
密に実施例１に示した如くに作ることかできた。

ポリイミド等の層間絶縁物を形成し、その上面に第３の
導電体配線を形成してもよい。

そしてセルの面積をきわめて小さく高密度に形成するこ
とかできた。この実施例に示されていない製造工程は実
施例】を用いた。

ｒ実施例３１ この実施例は第３図（Ｂ）にその縦断面図か示されてい
る。メモリセルの他の実施例であり、対応した回路図を
第３図（Ｃ）に示す。

図面より明らかなごとく、半導体基板表面上に凸状の領
域（３５）を半導体基板表面に設け、その側周辺と基板
底部とのコーナ部にゲイト絶縁膜（２）。

（２゛）を設け、さらにゲイト電極（１８）、　（１８
’）を−対をなして形成している。この珪素の如きゲイ
ト電極の一部をマスクとしてイオン注入法によりドレイ
ンまたはソース（５）、　（５’　）、　　ソースまた
はドレイン（４）を形成した。更にうめこみチャネル型
としてチャネルを形成するため、ホウ素ドープ（４６）
（４６’　）、砒素ドープのうめこみチャネル（６）、
　（６“）をそのチャネル長（６）、　（６“）を精密
に制画するためセルファライン法により設けている。こ
うしてμチャネルＭＩＳ　ＦＥＴ（１０）、　（１０°
）を２ケ対をなす構造に設けた。

次にこの第１の不純物領域（１５）、　（１５°）に設
けられているコンタクト開口（９）、　（９”）が実施
例１と同様に設けられているため、これにより誘電体の
下側電極（２０）、　（２０”）を、例えばドープドシ
リコンを０．１〜１μｍの厚さに形成させて設けた。こ
の上面にスパッタ法により酸化タンタルＭ　（２２）、
　（２２°）を１００〜５００人の厚さに形成した。そ
の他実施例２に示す窒化珪素、酸化珪素であってもよい
。そられは下側電極を窒化または酸化して作った。この
後この面上に対抗電極（２３）、　（２３）’　）を金
属または半導体により設け、これをフォトエツチングし
た後、キャパシタ（２０）、　（２０”）とした。

かくして、キャパシタ（２０）、　（２０°）の上側の
電極（２３）、　（２３°）と誘電体（２２）、　（２
２’　）および下側の電極（２１）、　（２１”）をス
タックド型（積層型）メモリセルとして作ることかでき
た。加えて、このキャパシタをフィールド絶縁膜（３）
上または凸状領域（３５）およびゲイト電極（１８）、
　（１８°）上にわたって設けることかでき、半導体基
板全体からみるとコンタクト部以外はすべてあたかもキ
ャパシタとして見えるようにセル面積の高密度化をはか
ることかてきた。第２の不純物領域（１４）にコンタク
ト（２４）を介して多層配線（２４’　）を層間絶縁膜
（１７）上にワード線として設け、ゲイト電極（１８＞
、　（１８’　）をビット線として用いることによって
、セルファライン的に縦チャネル型、ソース、ドレイン
横配列型のＭｒＳＦＥＴを対をなして形成したことは、
小型化、高密度化と信頼性の向上に有効であった。

この実施例においても、実施例２と同様に、誘電体の材
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（２４’）、ワード線をゲイト電極（１
８）、　（１８’　）と一対をなすＩＴｒ／ｃｅｌｌの
メモリシステムの一部として構成させることができた。

またこれらはＮチャネルＭｉＳ　ＦＥＴを集積化したも
のであるから、凸状領域を同一基板に複数個有しており
、その一部をＰチャネルＭｉｓ　ＦＥＴとして相補形（
コンプリメンタリ型）集積回路とすることは有効である
。

本発明において、ゲイト絶縁膜中に電気的にフローティ
ングの電極を設け、フローティングゲイト型不揮発性メ
モリを構成させてもよい。

以上の３つの実施例において、第１の領域を構成する材
料また縦型の矩形またはほぼ三角形状のゲイト電極（１
８）を構成する材料は、Ｐ＋またはＮ＋型の導電型を存
する不純物をドープした基板と同一主成分の材料例えば
珪素を中心として記した。

しかしそれらは珪素とＭｏ、　Ｗ、　Ｔｉ　との混合物
または化合物（ＭｏＳｉ、、　ＷＳｉ２．　Ｔｉ５ｉ２
）であってもよく、また真性、Ｐ＋型またはＮ＋型の半
導体を多層構造にしても、また珪素の如き半導体とＭｏ
、　Ｗ、白金またはその化合物との多層構造を有せしめ
てもよいことはいうまでもない。

本発明においては、半導体基板は単結晶珪素を主として
記した。しかしＧａＡｓ、　　ＩｎＰ等の化合物半導体
であっても、また多結晶、アモルファス、セミアモルフ
ァス半導体であってもよいことはいうまでもない。

またチャネル形成領域は表面拡散を用いるＭＩＳＦＥＴ
ではなくうめこみチャネル型としてもよい。

また多数キャリアを用いる方法であってもよい。

これらはゲイト絶縁膜下のチャネル部の構造の制御方法
に基づく。

「効果」 以上の実施例より明らかな如く、本発明は斜め方向また
は横方向から不純物の添加をしてチャネル長をゲイト電
極によりソースまたはドレインおよびドレインまたはソ
ースをセルファライン的に形成させることにより精密制
御をし、て、ソースおよびドレインを形成できた。そし
て、ゲイト電極は凸状の第１の領域にその側部がよりか
かるようにして力学的に補強をした構造を有して高信頼
性化に努めた。チャネル形成領域のスレッシュホールド
電圧は、斜めまたは横方向より半導体上部にホウ素等の
不純物をドープして設けられた構造を有し、その構造的
な特徴、さらに０．１〜１μｍのチャネル長により周波
数応答速度か１〜１０ＧＨｚを有する極短チャネル（μ
チャネル）ＭＩＳ　ＦＥＴを電子ビーム露光等の技術を
絶対必要条件として用いることなしに実施せしめるとい
う大きな特徴を有する。

【図面の簡単な説明】

第１図は従来より知られた［Ｓ　ＦＥＴの縦断面図を示
す。 第２図は本発明の実施例の製造工程及び構造を示すため
の縦断面図である。 第３図はＩＴｒ／Ｃｅ１ｌのメモリを一対をなして設け
た本発明の他の実施例の縦断面図である。 ｌ・・・・・半導体基板 ３・・・・・フィールド絶縁物 ５．５′　・・ドレインまたはソース ４・・・・・ソースまたはドレイン ６．６′　　・・チャネル形成領域 １５、１５′・・・第１の不純物領域 １４・・・・・第２の不純物領域 １８、１８’・・・ゲイト電極 １０、Ｉｃｌ“・・・絶縁ゲイト型電界効果トランジス
タ（ＭＩｓ　ＦＥＴ） ２０、２０　・・・キャパシタ ■〜■・・・フォトマスクによるバターニング処理 ３７、３７″・・・イオン注入の方向 ３８、３８°・・・イオン注入の方向 第１図

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板に凸状の領域を形成する工程
   と、前記凸状の領域の側面にゲイト絶縁膜を形成する工
   程と、前記ゲイト絶縁膜上であって前記凸状の半導体基
   板のコーナ部にゲイト電極を構成するための被膜を形成
   する工程と、該被膜に異方性エッチングを行い、前記コ
   ーナ部に矩形または三角形状のゲイト電極を形成する工
   程と、前記ゲイト電極をマスクとして前記半導体基板に
   対し斜め方向より不純物を前記ゲイト電極をマスクとし
   て添加することにより前記半導体基板の底部にドレイン
   またはソースを形成するとともに、前記凸状領域の上部
   にソースまたはドレインを形成する工程とを有すること
   を特徴とする縦チャネル型絶縁ゲイト型電界効果半導体
   装置の作製方法。