JPH02290069A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH02290069A JPH02290069A JP11024589A JP11024589A JPH02290069A JP H02290069 A JPH02290069 A JP H02290069A JP 11024589 A JP11024589 A JP 11024589A JP 11024589 A JP11024589 A JP 11024589A JP H02290069 A JPH02290069 A JP H02290069A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- integrated circuit
- scale integrated
- parallel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式の大規模集積回路に関し
、特にＢ ｉ−ＣＭＯＳ型の内部セルを構成できる大規
模集積回路に関する。
、特にＢ ｉ−ＣＭＯＳ型の内部セルを構成できる大規
模集積回路に関する。
大規模集積回路（以下ＬＳＩと記す）の設計期間の短縮
のために従来より種々のマスタースライスが設計され、
使用されている。従来のマスタースライス方式ＬＳＩの
技術について、ゲートアレイを例にして説明する。
のために従来より種々のマスタースライスが設計され、
使用されている。従来のマスタースライス方式ＬＳＩの
技術について、ゲートアレイを例にして説明する。
第６図は従来のゲートアレイＬＳＩの一例を示す平面図
である。
である。
ＬＳＩチップ３７は外周部にポンディングパード４及び
入出力回路領域３を有し、内部には内部セル］をＸ方向
に繰り返し配置した内部セル領域２を有している。
入出力回路領域３を有し、内部には内部セル］をＸ方向
に繰り返し配置した内部セル領域２を有している。
上述した従来のマスクスライス方式のゲートアレイＬＳ
Ｉにおいて、Ｂ ｉ−ＣＭＯＳ型内部セルで所望の論理
を構成する場合、予め用意された機能ブロックを使用す
るたけであった。
Ｉにおいて、Ｂ ｉ−ＣＭＯＳ型内部セルで所望の論理
を構成する場合、予め用意された機能ブロックを使用す
るたけであった。
上述した従来の大規模集積回路は、Ｂｉ−ＣＭＯＳ型の
内部セルを構成した際、予め用意された機能ブロックを
使用するだけであるため、該当機能ブロックの負荷容量
が増大するに従って遅延時間が増大するといった問題が
生じ、また機能ブロックで最初から駆動能力を高め、遅
延時間の低減可能な回路を構成したものを使用した場合
、消費電力が増大してしまうという問題が生じ、これら
の問題のなめに回路構成の自由度が少なくなってしまう
という欠点があった。
内部セルを構成した際、予め用意された機能ブロックを
使用するだけであるため、該当機能ブロックの負荷容量
が増大するに従って遅延時間が増大するといった問題が
生じ、また機能ブロックで最初から駆動能力を高め、遅
延時間の低減可能な回路を構成したものを使用した場合
、消費電力が増大してしまうという問題が生じ、これら
の問題のなめに回路構成の自由度が少なくなってしまう
という欠点があった。
本発明は、複数のバイポーラトランジスタが配置されゲ
ートアレイの出力段を構成する出力部を有する入出力回
路領域と、前記出力部のバイポーラトランジスタを駆動
し論理をとるためのＰ及びＮチャネルのＭＯＳ｝−ラン
ジスタが配置され機能ブロックを構成する内部セルが設
けられている内部セル領域とを有するマスタースライス
方式の大規模集積回路において、前記機能ブロックの負
荷容量に応じて前記バイポーラトランジスタ駆動用ＭＯ
Ｓトランジスタを任意数並列接続できるように複数個並
列配置したことを特徴とする。
ートアレイの出力段を構成する出力部を有する入出力回
路領域と、前記出力部のバイポーラトランジスタを駆動
し論理をとるためのＰ及びＮチャネルのＭＯＳ｝−ラン
ジスタが配置され機能ブロックを構成する内部セルが設
けられている内部セル領域とを有するマスタースライス
方式の大規模集積回路において、前記機能ブロックの負
荷容量に応じて前記バイポーラトランジスタ駆動用ＭＯ
Ｓトランジスタを任意数並列接続できるように複数個並
列配置したことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図である。
本実施例は、Ｂｉ−ＣＭＯＳ型てあり、出力段のバイポ
ーラトランジスタを駆動するためのＭＯＳトランジスタ
を負荷容量の違いに応じて任意に並列接続した回路が構
成可能な内部セル１とその内部セルを複数繰り返し並べ
な内部セル領域２、入出力回路領域３及びボンディング
パッド４を有する。
ーラトランジスタを駆動するためのＭＯＳトランジスタ
を負荷容量の違いに応じて任意に並列接続した回路が構
成可能な内部セル１とその内部セルを複数繰り返し並べ
な内部セル領域２、入出力回路領域３及びボンディング
パッド４を有する。
第２図はインバータの一例の回路図である。
この回路は第１図に示す実施例に機能ブロックとして組
入れようとしている回路である。第２図において、５お
よび６はＮＰＮ トランジスタ、７および８はＰチャネ
ルＭＯＳトランジスタ、９，１０および１１はＮチャネ
ルＭＯＳトランジスタ、１２は抵抗素子、１３は電源端
子、１４は入力端子、１５は出力端子を示す。
入れようとしている回路である。第２図において、５お
よび６はＮＰＮ トランジスタ、７および８はＰチャネ
ルＭＯＳトランジスタ、９，１０および１１はＮチャネ
ルＭＯＳトランジスタ、１２は抵抗素子、１３は電源端
子、１４は入力端子、１５は出力端子を示す。
チップ上の機能ブロックの配置決定および配線パターン
の決定後に、該当機能ブロックの負荷容量が小さい場合
は、ＮＰＮトランジスタ５のベースと電源端子１３間に
ＰチャネルＭＯＳトランジスタ７を接続し、ＮＰＮトラ
ンジスタ６を駆動するためＮＰＮトランジスタ６のベー
スと出力端子１５間に接続されたＮチャネルＭＯＳトラ
ンジスタ１０を接続しているだけであったものを、該当
機能ブロックの負荷容量が大きいと遅延時間も増大して
しまうので、高速動作が要求される場合、ＰチャネルＭ
ＯＳトランジスタ７と並列にＰチャネルＭＯＳトランジ
スタ８を接続し、ＮチャネルＭＯＳトランジスタ１０と
並列にＮチャネルＭＯＳトランジスタ１１を接続し、こ
こでＮＰＮトランジスタ５のベース、電源端子間のＰチ
ャネルＭＯＳトランジスタおよびＮＰＮトランジスタ６
のベース、出力端子間のＮヂャネルＭＯＳ｝ラジスタが
オンした場合のオン抵抗をＭＯＳトランジスタの並列接
続化により低減し、ＮＰＮトランジスタ５および６のオ
ンを早めることでより高速動作が可能となる。
の決定後に、該当機能ブロックの負荷容量が小さい場合
は、ＮＰＮトランジスタ５のベースと電源端子１３間に
ＰチャネルＭＯＳトランジスタ７を接続し、ＮＰＮトラ
ンジスタ６を駆動するためＮＰＮトランジスタ６のベー
スと出力端子１５間に接続されたＮチャネルＭＯＳトラ
ンジスタ１０を接続しているだけであったものを、該当
機能ブロックの負荷容量が大きいと遅延時間も増大して
しまうので、高速動作が要求される場合、ＰチャネルＭ
ＯＳトランジスタ７と並列にＰチャネルＭＯＳトランジ
スタ８を接続し、ＮチャネルＭＯＳトランジスタ１０と
並列にＮチャネルＭＯＳトランジスタ１１を接続し、こ
こでＮＰＮトランジスタ５のベース、電源端子間のＰチ
ャネルＭＯＳトランジスタおよびＮＰＮトランジスタ６
のベース、出力端子間のＮヂャネルＭＯＳ｝ラジスタが
オンした場合のオン抵抗をＭＯＳトランジスタの並列接
続化により低減し、ＮＰＮトランジスタ５および６のオ
ンを早めることでより高速動作が可能となる。
第３図は第２図に示す回路を半導体チップに形成したも
のの平面図である。
のの平面図である。
第１図に示したマスタースライスを用いて第２図に示す
回路を半導体チップに形成する。内部セル１の一基本単
位内に抵抗素子１２，ＮＰＮトランジスタ５および６を
構成し、］６および１７はコレクタと、］８および１９
はエミッタと、２ｏおよび２１はベースとそれぞれアル
ミニウム配線とのコンタクトを示し、領域２２および２
４でＮチャネルＭＯＳトランジスタを構成し、領域２２
でＰチャネルＭＯＳトランジスタを構成する。
回路を半導体チップに形成する。内部セル１の一基本単
位内に抵抗素子１２，ＮＰＮトランジスタ５および６を
構成し、］６および１７はコレクタと、］８および１９
はエミッタと、２ｏおよび２１はベースとそれぞれアル
ミニウム配線とのコンタクトを示し、領域２２および２
４でＮチャネルＭＯＳトランジスタを構成し、領域２２
でＰチャネルＭＯＳトランジスタを構成する。
２５および２６はＰおよびＮチャネルＭｏｓトランジス
タ共有のゲート電極、２７および２８はＮチャネルＭＯ
Ｓトランジスタのゲート電極である。口印はＭ Ｏ Ｓ
トランジスタのソース、ドレインおよびゲートあるい
は抵抗素子とアルミニウム配線とのコンタクトを示し、
２９および３ｏはＧＮＤ電位配線，１は電源電位配線を
示す。
タ共有のゲート電極、２７および２８はＮチャネルＭＯ
Ｓトランジスタのゲート電極である。口印はＭ Ｏ Ｓ
トランジスタのソース、ドレインおよびゲートあるい
は抵抗素子とアルミニウム配線とのコンタクトを示し、
２９および３ｏはＧＮＤ電位配線，１は電源電位配線を
示す。
出力段のバイポーラトランジスタを駆動ずるＭｏｓｔ〜
ランジスタを、負荷容量の違いにより２個並列に接続し
たものと並列接続しないもの２個の回路構成が可能とな
る。この場合、この２個の回路に対応するレイアウトパ
ターンを用意しなければならないが、この２個のレイア
ウトパターンの共通部分を機能ブロックの基本型とし、
これにチップ上の機能ブロックの配置決定および配線パ
ターンの決定後に該当ブロックの負荷容量の違いに応じ
てコンタクトやアルミニウム配線を重ね合わせることに
より、容易に本発明が意図した回路がチップ上に構成可
能となる。
ランジスタを、負荷容量の違いにより２個並列に接続し
たものと並列接続しないもの２個の回路構成が可能とな
る。この場合、この２個の回路に対応するレイアウトパ
ターンを用意しなければならないが、この２個のレイア
ウトパターンの共通部分を機能ブロックの基本型とし、
これにチップ上の機能ブロックの配置決定および配線パ
ターンの決定後に該当ブロックの負荷容量の違いに応じ
てコンタクトやアルミニウム配線を重ね合わせることに
より、容易に本発明が意図した回路がチップ上に構成可
能となる。
第４図は第３図に示す回路素子及び配線のレイアウトを
機能ブロックで構成する際の基本型となるレイアウトを
示す平面図である。
機能ブロックで構成する際の基本型となるレイアウトを
示す平面図である。
コンタクト３２，３３．３４とアルミニウム配線３５．
３６のパターンとを重ね合わせることにより、第２図の
回路図におけるＰチャネルＭＯＳトランジスタ８および
ＮチャネルＭＯＳトランジスタ１１を接続していない回
路をチップ上に構成する。このとき、コンタクト３４お
よびアルミニウム配線３５によりゲート電極２７を接地
電位に接続し電荷の蓄積を防いでおり、また第２図の回
路チップ上に構成するときも同様である。
３６のパターンとを重ね合わせることにより、第２図の
回路図におけるＰチャネルＭＯＳトランジスタ８および
ＮチャネルＭＯＳトランジスタ１１を接続していない回
路をチップ上に構成する。このとき、コンタクト３４お
よびアルミニウム配線３５によりゲート電極２７を接地
電位に接続し電荷の蓄積を防いでおり、また第２図の回
路チップ上に構成するときも同様である。
以上のことから、Ｂ ｉ−ＣＭＯＳ型の内部セルにおい
て、バイポーラトランジスタを駆動するためのＭＯＳ｝
ラジスタを、チップ上の機能ブロックの配置決定および
配線パターンの決定後に、負荷容量の違いに応じて任意
に並列接続した回路を構成することが可能となる。
て、バイポーラトランジスタを駆動するためのＭＯＳ｝
ラジスタを、チップ上の機能ブロックの配置決定および
配線パターンの決定後に、負荷容量の違いに応じて任意
に並列接続した回路を構成することが可能となる。
なお、本実施例では、第２図に示す回路についてのもの
であるが、他のＢ ｉ−ＣＭＯＳ回路においても出力段
のバイポーラトランジスタを駆動するＭＯＳトランジス
タに本発明を適用することが可能である。また、本実施
例では、インバータ回路の例を示したが、他の論理回路
でも適用可能である。さらに、本実施例では出力段のバ
イポーラトランジスタを駆動するＭＯＳ｝ラジスタを２
個並列に接続したが、任意の個数を並列接続しても良い
ことは明らかである。また本実施例は、機能ブロックに
おいて負荷容量が増大した場合について高速化を図るた
めに本発明を適用したものであるが、これに限定されず
、所望の機能ブロックについても本発明を適用し遅延時
間を短縮することが可能である。
であるが、他のＢ ｉ−ＣＭＯＳ回路においても出力段
のバイポーラトランジスタを駆動するＭＯＳトランジス
タに本発明を適用することが可能である。また、本実施
例では、インバータ回路の例を示したが、他の論理回路
でも適用可能である。さらに、本実施例では出力段のバ
イポーラトランジスタを駆動するＭＯＳ｝ラジスタを２
個並列に接続したが、任意の個数を並列接続しても良い
ことは明らかである。また本実施例は、機能ブロックに
おいて負荷容量が増大した場合について高速化を図るた
めに本発明を適用したものであるが、これに限定されず
、所望の機能ブロックについても本発明を適用し遅延時
間を短縮することが可能である。
以上説明したように、本発明は、マスクスライス方式の
ゲートアレイＬＳＩにおいて、ＢｉＣＭＯＳ型の内部セ
ルを構成した際、機能ブロックの出力段のパイボーラト
ラジスタを駆動するためのＭＯＳトランジスタを任意に
所望の個数並列接続した回路を構成することで、負荷容
量が大きい場合や高速動作が要求される場合に遅延時間
の低減が可能となる。
ゲートアレイＬＳＩにおいて、ＢｉＣＭＯＳ型の内部セ
ルを構成した際、機能ブロックの出力段のパイボーラト
ラジスタを駆動するためのＭＯＳトランジスタを任意に
所望の個数並列接続した回路を構成することで、負荷容
量が大きい場合や高速動作が要求される場合に遅延時間
の低減が可能となる。
第１図は本発明の一実施例の平面図、第２図はインバー
タの一例の回路図、第３図は第２図に示す回路を半導体
チップに形成したものの平面図、第４図は第３図に示す
回路素子及び配線のレイアウトを機能ブロックで構成す
る際の基本型となるレイアウトを示す平面図、第５図は
第４図に示す基本型レイアウトをもとにして機能ブロッ
クを構成したレイアウトの平面図、第６図は従来のゲー
トアレイＬＳＩの一例を示す平面図である。 １・・・内部セル、２・・内部セル領域、３・・・入出
力回路領域、４・・・ボンディングパッド、５，６・・
・ＮＰＮトランジスタ、７．８・・・ＰチャネルＭＯＳ
トランジスタ、９，１０．１１・・・ＮチャネルＭＯＳ
トランジスタ、１２・・抵抗素子、１３・・・電源端子
、１４・・・入力端子、１５・・・出力端子、１６，コ
，７・・・コレクタとアルミニウム配線とのコンタクト
、１８．１９・・・エミッタとアルミニウム配線とのコ
ンタクト、２０．２１・・・ベースとアルミニウム配線
とのコンタクト、２２・・・ＰチャネルＭＯＳトランジ
スタを構成ずる領Ｊ々、２３．２４・・・ＮチャネルＭ
ＯＳトランジスタを構成する領域、２５．２６・・・Ｐ
およびＮチャネルＭＯＳトランジスタ共有のゲート電極
、２７．２８・・・ＮチャネルＭＯＳトランジスタのゲ
ー１・電極、２９．３０・・・ＧＮＤ電位配線、３１・
・電源電位配線、３２，３３．３４・・コンタクト、３
５．３６・・アルミニウム配線、３７・・・ＬＳＩチッ
プ。
タの一例の回路図、第３図は第２図に示す回路を半導体
チップに形成したものの平面図、第４図は第３図に示す
回路素子及び配線のレイアウトを機能ブロックで構成す
る際の基本型となるレイアウトを示す平面図、第５図は
第４図に示す基本型レイアウトをもとにして機能ブロッ
クを構成したレイアウトの平面図、第６図は従来のゲー
トアレイＬＳＩの一例を示す平面図である。 １・・・内部セル、２・・内部セル領域、３・・・入出
力回路領域、４・・・ボンディングパッド、５，６・・
・ＮＰＮトランジスタ、７．８・・・ＰチャネルＭＯＳ
トランジスタ、９，１０．１１・・・ＮチャネルＭＯＳ
トランジスタ、１２・・抵抗素子、１３・・・電源端子
、１４・・・入力端子、１５・・・出力端子、１６，コ
，７・・・コレクタとアルミニウム配線とのコンタクト
、１８．１９・・・エミッタとアルミニウム配線とのコ
ンタクト、２０．２１・・・ベースとアルミニウム配線
とのコンタクト、２２・・・ＰチャネルＭＯＳトランジ
スタを構成ずる領Ｊ々、２３．２４・・・ＮチャネルＭ
ＯＳトランジスタを構成する領域、２５．２６・・・Ｐ
およびＮチャネルＭＯＳトランジスタ共有のゲート電極
、２７．２８・・・ＮチャネルＭＯＳトランジスタのゲ
ー１・電極、２９．３０・・・ＧＮＤ電位配線、３１・
・電源電位配線、３２，３３．３４・・コンタクト、３
５．３６・・アルミニウム配線、３７・・・ＬＳＩチッ
プ。
Claims (1)
- 複数のバイポーラトランジスタが配置されゲートアレイ
の出力段を構成する出力部を有する入出力回路領域と、
前記出力部のバイポーラトランジスタを駆動し論理をと
るためのＰ及びＮチャネルのＭＯＳトランジスタが配置
され機能ブロックを構成する内部セルが設けられている
内部セル領域とを有するマスタースライス方式の大規模
集積回路において、前記機能ブロックの負荷容量に応じ
て前記バイポーラトランジスタ駆動用ＭＯＳトランジス
タを任意数並列接続できるように複数個並列配置したこ
とを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11024589A JPH02290069A (ja) | 1989-04-27 | 1989-04-27 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11024589A JPH02290069A (ja) | 1989-04-27 | 1989-04-27 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02290069A true JPH02290069A (ja) | 1990-11-29 |
Family
ID=14530792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11024589A Pending JPH02290069A (ja) | 1989-04-27 | 1989-04-27 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476950A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-04-27 JP JP11024589A patent/JPH02290069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476950A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | 半導体装置 |
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