JPH0476950A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0476950A JPH0476950A JP2189462A JP18946290A JPH0476950A JP H0476950 A JPH0476950 A JP H0476950A JP 2189462 A JP2189462 A JP 2189462A JP 18946290 A JP18946290 A JP 18946290A JP H0476950 A JPH0476950 A JP H0476950A
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- JP
- Japan
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- region
- bipolar transistor
- semiconductor device
- fet
- circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、バイポーラトランジスタとＦＥＴ（ＴＣＣ
界効果トランジスタ）が混在する半導体装置に関する。
界効果トランジスタ）が混在する半導体装置に関する。
（従来の技術）
従来のＢｉＣＭＯ５複合論理回路は、ＣＭＯ５の駆動能
力の低さを補なうために、第５図に示すように、出力段
にトーテムポールバッファを備えて構成されたものが一
般的である。
力の低さを補なうために、第５図に示すように、出力段
にトーテムポールバッファを備えて構成されたものが一
般的である。
しかしながら、このような構成にあっては、近年のＭＯ
Ｓトランジスタの微細化に伴なう電源電圧の低下によっ
て、出力遅延時間の電源電圧依存性が大きくなり、出力
遅延時間の増大を招いていた。
Ｓトランジスタの微細化に伴なう電源電圧の低下によっ
て、出力遅延時間の電源電圧依存性が大きくなり、出力
遅延時間の増大を招いていた。
このため、最近では、出力段における接地側のバイポー
ラトランジスタをＮチャネルのＭＯＳトランジスタ（以
下ｒＮＭＯ５Ｊと呼ぶ）に置換えたＢｉＮＭＯ５複合論
理回路及びＢｉＲ’ＮＭＯ５複合論理回路と呼ばれる論
理回路が、０．５μｍ程度のデザインルールて形成され
る半導体集積回路に多用されている。
ラトランジスタをＮチャネルのＭＯＳトランジスタ（以
下ｒＮＭＯ５Ｊと呼ぶ）に置換えたＢｉＮＭＯ５複合論
理回路及びＢｉＲ’ＮＭＯ５複合論理回路と呼ばれる論
理回路が、０．５μｍ程度のデザインルールて形成され
る半導体集積回路に多用されている。
例えば２人力ＮＡＮＤゲートとして構成されたＢｉＮＭ
Ｏ５複合論理回路としては、第６図に示すよう、に構成
された回路かある。また、同様に２人力ＮＡＮＤゲート
として構成されたＢｉＲＮＭＯ８複合論理回路としては
、第７図に示すように構成された回路がある。このＢ１
ＮＭＯＳ回路路は、Ｂ１ＮＭＯＳ回路におけるＮＰＮバ
イポーラトランジスタＢ１の抵抗Ｒを介したベース電荷
の引抜き動作をさらに高速にするために、ＢｉＮＭＯ８
回路に対して電荷引抜き用のＮＭＯＳ Ｎ １、Ｎ２を
設けた構成の回路である。
Ｏ５複合論理回路としては、第６図に示すよう、に構成
された回路かある。また、同様に２人力ＮＡＮＤゲート
として構成されたＢｉＲＮＭＯ８複合論理回路としては
、第７図に示すように構成された回路がある。このＢ１
ＮＭＯＳ回路路は、Ｂ１ＮＭＯＳ回路におけるＮＰＮバ
イポーラトランジスタＢ１の抵抗Ｒを介したベース電荷
の引抜き動作をさらに高速にするために、ＢｉＮＭＯ８
回路に対して電荷引抜き用のＮＭＯＳ Ｎ １、Ｎ２を
設けた構成の回路である。
このようなりｉＮＭＯＳ回路あるいはＢｉＲＮＭＯ３回
路にあっては、バイポーラトランジスタは１つしか用い
られておらず、さらに、このバイポーラトランジスタＢ
１のコレクタ電位は、第６図及び第７図に示すように、
常に電源電位で用いられている。
路にあっては、バイポーラトランジスタは１つしか用い
られておらず、さらに、このバイポーラトランジスタＢ
１のコレクタ電位は、第６図及び第７図に示すように、
常に電源電位で用いられている。
このため、配線工程より前の製造工程においてレイアウ
トが同一であるようなゲートアレイにおいて、Ｂ１ＮＭ
ＯＳ回路を内部のゲート回路として用いる場合には、出
力段のＮＰＮバイポーラトランジスタＢ１のコレクタ領
域を、Ｐチャネル間Ｏ５）ランジスタ（以下ｒＰＭｏＳ
Ｊと呼ぶ）Ｐｌ、Ｐ２が形成されると同一のＮウェル領
域に形成することが可能となる。
トが同一であるようなゲートアレイにおいて、Ｂ１ＮＭ
ＯＳ回路を内部のゲート回路として用いる場合には、出
力段のＮＰＮバイポーラトランジスタＢ１のコレクタ領
域を、Ｐチャネル間Ｏ５）ランジスタ（以下ｒＰＭｏＳ
Ｊと呼ぶ）Ｐｌ、Ｐ２が形成されると同一のＮウェル領
域に形成することが可能となる。
このようなレイアウトとしては、例えば特開昭５９−１
７７９４５号に提案されているものがある。しかしなが
ら、上記公報に提案されているレイアウトにあっては、
出力段のＮＰＮバイポーラトランジスタとＰＭＯＳとを
単に同一のＮウェル領域内に配置形成しただけである。
７７９４５号に提案されているものがある。しかしなが
ら、上記公報に提案されているレイアウトにあっては、
出力段のＮＰＮバイポーラトランジスタとＰＭＯＳとを
単に同一のＮウェル領域内に配置形成しただけである。
このため、ＭＯＳ）ランジスタだけを用いた純ＣＭＯＳ
ゲートアレイにおける基本セルの占有面積に比して回路
面積は増加しており、高集積化を困難にしていた。
ゲートアレイにおける基本セルの占有面積に比して回路
面積は増加しており、高集積化を困難にしていた。
また、第８図に示すような純ＣＭＯＳゲートアレーにお
ける基本セルのレイアウトをできるだけ生かした形で上
述した構成の複合論理ゲートをレイアウトしようとする
と、第９図に示すように、基本セルの形成領域の長手方
向にＮＰＮバイポーラトランジスタを付は加えるような
配置構成となる。しかしながら、このようなレイアウト
にあっても、回路の占有面積の増加は大きくなっていた
。
ける基本セルのレイアウトをできるだけ生かした形で上
述した構成の複合論理ゲートをレイアウトしようとする
と、第９図に示すように、基本セルの形成領域の長手方
向にＮＰＮバイポーラトランジスタを付は加えるような
配置構成となる。しかしながら、このようなレイアウト
にあっても、回路の占有面積の増加は大きくなっていた
。
そこで、第１０図（ａ）の断面図及び同図（ｂ）の平面
図に示すように、ＮＰＮバイポーラトランジスタを、純
ＣＭＯＳゲートアレーにおける基本セルのＰＭＯＳを構
成するソース領域あるいはドレイン領域に埋め込んで形
成することが考えられる。このような構造をゲートアレ
ーにおいて実現しようとすると、ＮＰＮバイポーラトラ
ンジスタのベース領域とＰＭＯＳのソース領域あるいは
ドレイン領域とが、同一条件で形成された拡散層となる
。
図に示すように、ＮＰＮバイポーラトランジスタを、純
ＣＭＯＳゲートアレーにおける基本セルのＰＭＯＳを構
成するソース領域あるいはドレイン領域に埋め込んで形
成することが考えられる。このような構造をゲートアレ
ーにおいて実現しようとすると、ＮＰＮバイポーラトラ
ンジスタのベース領域とＰＭＯＳのソース領域あるいは
ドレイン領域とが、同一条件で形成された拡散層となる
。
しかしながら、バイポーラトランジスタのベース領域の
不純物濃度は、ＰＭＯＳのソース領域及びドレイン領域
の不純物濃度に比して薄くする必要がある。したがって
、バイポーラトランジスタのベース領域の不純物濃度に
合わせてＰ型の拡散層を形成すると、この不純物濃度の
薄い拡散層でソース領域及びドレイン領域が形成される
ＰＭＯＳにあっては特性が劣化して、ＣＭＯ３回路の性
能が低下することになる。
不純物濃度は、ＰＭＯＳのソース領域及びドレイン領域
の不純物濃度に比して薄くする必要がある。したがって
、バイポーラトランジスタのベース領域の不純物濃度に
合わせてＰ型の拡散層を形成すると、この不純物濃度の
薄い拡散層でソース領域及びドレイン領域が形成される
ＰＭＯＳにあっては特性が劣化して、ＣＭＯ３回路の性
能が低下することになる。
（発明が解決しようとする課題）
以上説明したように、従来のＢｉＮＭＯ５及びＢｉＲＮ
ＭＯ５回路は、純ＣＭＯＳゲートアレーの基本セルに比
して占有面積の増大を招いていた。あるいは、占有面積
の増大を抑制しようとすると、性能の低下といった不具
合が生じることになり、両軍具合を同時に解消すること
はできなかった。
ＭＯ５回路は、純ＣＭＯＳゲートアレーの基本セルに比
して占有面積の増大を招いていた。あるいは、占有面積
の増大を抑制しようとすると、性能の低下といった不具
合が生じることになり、両軍具合を同時に解消すること
はできなかった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、特性の劣化を招くことなく
、占有面積の縮小化を図り、純ＣＭＯＳゲートアレーの
基本セルと同程度の占有面積で形成可能なりｉＣＭＯ５
複合回路の基本セルからなる半導体装置を提供すること
にある。
、その目的とするところは、特性の劣化を招くことなく
、占有面積の縮小化を図り、純ＣＭＯＳゲートアレーの
基本セルと同程度の占有面積で形成可能なりｉＣＭＯ５
複合回路の基本セルからなる半導体装置を提供すること
にある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、請求項１記載の発明は、同
一の半導体基板に形成された第１導電のＦＥＴ （電界
効果トランジスタ）及び第２導電型のＦＥＴを含んで基
本セルを構成するバイポーラトランジスタが、そのコレ
クタ領域を前記第１導電型のＦＥＴが形成されたウェル
領域として、素子分離絶縁膜によって相互に絶縁分離さ
れたそれぞれ異なる基本セルの前記第１導電型のＦＥＴ
の間の前記ウェル領域に形成されてなる。
一の半導体基板に形成された第１導電のＦＥＴ （電界
効果トランジスタ）及び第２導電型のＦＥＴを含んで基
本セルを構成するバイポーラトランジスタが、そのコレ
クタ領域を前記第１導電型のＦＥＴが形成されたウェル
領域として、素子分離絶縁膜によって相互に絶縁分離さ
れたそれぞれ異なる基本セルの前記第１導電型のＦＥＴ
の間の前記ウェル領域に形成されてなる。
（作用）
上記構成において、請求項１記載の発明は、ＢｉＣＭＯ
３回路の異なる基本セルを構成するＦＥＴを分離する領
域に、基本セルの一構成要素となるバイポーラトランジ
スタを配置形成するようにしている。
３回路の異なる基本セルを構成するＦＥＴを分離する領
域に、基本セルの一構成要素となるバイポーラトランジ
スタを配置形成するようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる半導体装置の構成
を示す図であり、同図（ａ）は装置のバタンレイアウト
を示す図、同図（υは同図（ａ）の１−１線に沿った断
面構造を示す図である。第１図に示す実施例は、第９図
に示した純ＣＭＯＳゲートアレーの基本セルを含む形で
、Ｂ ｉ ＣＭＯＳゲートアレーにおけるＢｉＮＭＯ５
回路を形成しつる下地の例を示したものである。
を示す図であり、同図（ａ）は装置のバタンレイアウト
を示す図、同図（υは同図（ａ）の１−１線に沿った断
面構造を示す図である。第１図に示す実施例は、第９図
に示した純ＣＭＯＳゲートアレーの基本セルを含む形で
、Ｂ ｉ ＣＭＯＳゲートアレーにおけるＢｉＮＭＯ５
回路を形成しつる下地の例を示したものである。
第１図において、Ｐ型の半導体基板１巾に形成されたＮ
ウェル領域２には、一対のＰＭＯ３Ｐ３゜Ｐ４及びＰＭ
ＯＳＰ５．Ｐ６が形成され、これらのＰＭＯ５Ｐ３〜Ｐ
６の長手方向の基板１には、ＰＭＯ５Ｐ３〜Ｐ６にそれ
ぞれ対応した一対のＮＭＯＳＮ３．Ｐ４及びＮＭＯＳＮ
３．Ｎ６が形成されティる。ＰＭＯＳＰ３．Ｐ４とＰＭ
Ｏ５Ｐ５゜Ｐ６とは、Ｂ１ＣＭＯＳゲートアレーにおい
てそれぞれ異なる基本セルを構成するトランジスタであ
り、酸化膜等の素子分離絶縁膜３で相互に電気的に絶縁
分離されている。ＮＭＯＳＮ３．Ｎ４とＮＭＯＳＮ５．
Ｎ６も同様である。また、ＰＭＯ５Ｐ３．Ｐ４とＮＭＯ
ＳＮ３．Ｎ４とは、同一の基本セルを構成しており、Ｐ
ＭＯ５Ｐ５．Ｐ６とＮＭＯＳＮ５．Ｎ６も同様である。
ウェル領域２には、一対のＰＭＯ３Ｐ３゜Ｐ４及びＰＭ
ＯＳＰ５．Ｐ６が形成され、これらのＰＭＯ５Ｐ３〜Ｐ
６の長手方向の基板１には、ＰＭＯ５Ｐ３〜Ｐ６にそれ
ぞれ対応した一対のＮＭＯＳＮ３．Ｐ４及びＮＭＯＳＮ
３．Ｎ６が形成されティる。ＰＭＯＳＰ３．Ｐ４とＰＭ
Ｏ５Ｐ５゜Ｐ６とは、Ｂ１ＣＭＯＳゲートアレーにおい
てそれぞれ異なる基本セルを構成するトランジスタであ
り、酸化膜等の素子分離絶縁膜３で相互に電気的に絶縁
分離されている。ＮＭＯＳＮ３．Ｎ４とＮＭＯＳＮ５．
Ｎ６も同様である。また、ＰＭＯ５Ｐ３．Ｐ４とＮＭＯ
ＳＮ３．Ｎ４とは、同一の基本セルを構成しており、Ｐ
ＭＯ５Ｐ５．Ｐ６とＮＭＯＳＮ５．Ｎ６も同様である。
ＰＭＯ５Ｐ３．Ｐ４とＰＭＯ５Ｐ５．Ｐ６との間のＮウ
ェル領域２には、ＮＰＮバイポーラトランジスタが形成
されている。このバイポーラトランジスタは、そのコレ
クタ領域をＮウェル領域２とし、Ｎウェル領域２中に形
成されたＰ−型の領域をベース領域４とし、このベース
領域４中に形成されたＮ＋型の領域をエミッタ領域５と
して構成されている。このようなバイポーラトランジス
タは、そのベース領域４がＰＭ（：）ＳＦ３のソース領
域あるいはドレイン領域となるＰ４型の拡散層領域６に
接合されて形成されている。
ェル領域２には、ＮＰＮバイポーラトランジスタが形成
されている。このバイポーラトランジスタは、そのコレ
クタ領域をＮウェル領域２とし、Ｎウェル領域２中に形
成されたＰ−型の領域をベース領域４とし、このベース
領域４中に形成されたＮ＋型の領域をエミッタ領域５と
して構成されている。このようなバイポーラトランジス
タは、そのベース領域４がＰＭ（：）ＳＦ３のソース領
域あるいはドレイン領域となるＰ４型の拡散層領域６に
接合されて形成されている。
また、ＰＭＯ５Ｐ３．Ｐ４とＰＭＯＳＰ５．Ｐ６との間
のＮウェル領域２には、このウェル領域２を電源電位と
するためのウェルコンタクト７が形成され、このウェル
コンタクト７はバイポーラトランジスタのコレクタ電極
も兼用しており、ウェルコンタクト７を介してバイポー
ラトランジスタのコレクタ領域となるＮウェル領域２が
電源に接続されるように配線処理される。
のＮウェル領域２には、このウェル領域２を電源電位と
するためのウェルコンタクト７が形成され、このウェル
コンタクト７はバイポーラトランジスタのコレクタ電極
も兼用しており、ウェルコンタクト７を介してバイポー
ラトランジスタのコレクタ領域となるＮウェル領域２が
電源に接続されるように配線処理される。
一方、ＮＭＯＳＮ３．Ｎ４とＮＭＯＳＮ３．Ｎ６との間
には、例えばＮ−型の拡散層あるいは多結晶シリコンか
らなる抵抗８が形成されているとともに、基板１の電位
を接地電位とするためのサブコンタクト９が形成されて
いる。
には、例えばＮ−型の拡散層あるいは多結晶シリコンか
らなる抵抗８が形成されているとともに、基板１の電位
を接地電位とするためのサブコンタクト９が形成されて
いる。
このように配置構成された回路要素にあって、ＰＭＯ５
Ｐ３．Ｐ４及びＮＭＯＳＮ３．Ｎ４とバイポーラトラン
ジスタ、抵抗８を配線処理することによって、第６図に
示したＢ１ＮＭＯＳの基本セルが構成される。
Ｐ３．Ｐ４及びＮＭＯＳＮ３．Ｎ４とバイポーラトラン
ジスタ、抵抗８を配線処理することによって、第６図に
示したＢ１ＮＭＯＳの基本セルが構成される。
このようなレイアウトは、第８図に示した純ＣＭＯＳゲ
ートアレーの基本セルのレイアウトに対して、純ＣＭＯ
５のウェルコンタクト領域の一部をＮＰＮバイポーラト
ランジスタのベース領域４とエミッタ領域５に置き換え
、純ＣＭＯ９のサブコンタクト領域の一部を抵抗８に置
き換えたレイアウトになっている。
ートアレーの基本セルのレイアウトに対して、純ＣＭＯ
５のウェルコンタクト領域の一部をＮＰＮバイポーラト
ランジスタのベース領域４とエミッタ領域５に置き換え
、純ＣＭＯ９のサブコンタクト領域の一部を抵抗８に置
き換えたレイアウトになっている。
したがって、このようなレイアウトにあっては、純ＣＭ
ＯＳゲートアレーにおける基本セルの長手方向に単にバ
イポーラトランジスタを配置形成した従来のＢ ｉ Ｃ
ＭＯＳゲートアレーのレイアウトに比して、基本セルの
占有面積が大幅に縮小しており、純ＣＭＯＳゲートアレ
ーの基本セルの占有面積とほぼ同程度の占有面積でＢ１
ＣＭＯＳゲートアレーの基本セルを形成することができ
るようになる。
ＯＳゲートアレーにおける基本セルの長手方向に単にバ
イポーラトランジスタを配置形成した従来のＢ ｉ Ｃ
ＭＯＳゲートアレーのレイアウトに比して、基本セルの
占有面積が大幅に縮小しており、純ＣＭＯＳゲートアレ
ーの基本セルの占有面積とほぼ同程度の占有面積でＢ１
ＣＭＯＳゲートアレーの基本セルを形成することができ
るようになる。
また、ＰＭＯＳのソース領域あるいはドレイン領域とな
る拡散層領域とバイポーラトランジスタのベース領域は
、それぞれ別々に最適な不純物濃度で形成されるので、
それぞれのトランジスタの特性が劣化するということは
なくなる。
る拡散層領域とバイポーラトランジスタのベース領域は
、それぞれ別々に最適な不純物濃度で形成されるので、
それぞれのトランジスタの特性が劣化するということは
なくなる。
第２図はこの発明の他の実施例のレイアウトを示す図で
ある。同図に示す実施例は、第７図に示したＢｉＲＮＭ
ＯＳ回路を、前記実施例と同様に、純ＣＭＯＳゲートア
レーの基本セルを下地として配置形成したものである。
ある。同図に示す実施例は、第７図に示したＢｉＲＮＭ
ＯＳ回路を、前記実施例と同様に、純ＣＭＯＳゲートア
レーの基本セルを下地として配置形成したものである。
なお、第２図において、第１図と同符号のものは同一物
であり、その説明は省略する。
であり、その説明は省略する。
第２図に示すレイアウトにあっては、バイポーラトラン
ジスタは、前記実施例と同様に異なる基本セルを構成す
るＰＭＯＳの間に配置形成され、バイポーラトランジス
タのベース電荷引抜き用のＮＭＯ５Ｎ７．Ｎ８は、基本
セルの長手方向にＮＭＯ５Ｎ３．Ｎ４と、隣接して配置
形成されている。
ジスタは、前記実施例と同様に異なる基本セルを構成す
るＰＭＯＳの間に配置形成され、バイポーラトランジス
タのベース電荷引抜き用のＮＭＯ５Ｎ７．Ｎ８は、基本
セルの長手方向にＮＭＯ５Ｎ３．Ｎ４と、隣接して配置
形成されている。
このようなレイアウトにあっては、純ＣＭＯＳゲートア
レーの基本セルの占有面積に比して、約８％程度面積が
増加することになるが、純ＣＭＯＳゲートアレーの基本
セルに対して大幅な面積増加をともなうことなく、Ｂｉ
ＲＮＭＯＳからなるＢ１ＣＭＯＳゲートアレーを実現す
ることができる。
レーの基本セルの占有面積に比して、約８％程度面積が
増加することになるが、純ＣＭＯＳゲートアレーの基本
セルに対して大幅な面積増加をともなうことなく、Ｂｉ
ＲＮＭＯＳからなるＢ１ＣＭＯＳゲートアレーを実現す
ることができる。
このようして基本セルが配置形成されるＢ１ＣＭＯＳゲ
ートアレーにおいて、ＣＭＯＳ基本セルとＢ ｉ ＲＮ
ＭＯ３基本セルの入出力遅延時間に対するファンアウト
依存性は、第３図に示すようになる。第３図から明らか
なように、ファンアウト１付近では、ＣＭＯＳ基本セル
の方が応答速度が早いが、ファンアウト２付近から逆転
してＢｉＲＮＭＯＳ基本セルの方が応答時間が早くなっ
ている。
ートアレーにおいて、ＣＭＯＳ基本セルとＢ ｉ ＲＮ
ＭＯ３基本セルの入出力遅延時間に対するファンアウト
依存性は、第３図に示すようになる。第３図から明らか
なように、ファンアウト１付近では、ＣＭＯＳ基本セル
の方が応答速度が早いが、ファンアウト２付近から逆転
してＢｉＲＮＭＯＳ基本セルの方が応答時間が早くなっ
ている。
このため、Ｂ ｆ ＣＭＯＳゲートアレーを用いて実際
に所望の回路を構築する場合には、負荷が小さいところ
にＣＭＯ３を用い、負荷が大きなところにはＢｉＲＮＭ
ＯＳを用いることになり、両基本セルが１つのゲートア
レーの中に混存して使用されることになる。
に所望の回路を構築する場合には、負荷が小さいところ
にＣＭＯ３を用い、負荷が大きなところにはＢｉＲＮＭ
ＯＳを用いることになり、両基本セルが１つのゲートア
レーの中に混存して使用されることになる。
したがって、バイポーラトランジスタのベース領域が、
ベース領域の両側に配置形成される異なるＰＭＯＳの拡
散層領域の双方に接合されると、一方のＰＭＯＳの拡散
層が用いられることによって、他方のＰ Ｍ ＯＳの拡
散層の使用が制限されることになる。このため、素子分
離領域によって相互に分離絶縁された異なるＰＭＯＳの
それぞれの拡散層領域は、そのどちらか一方の拡散層領
域がバイポーラトランジスタのベース領域と分離絶縁さ
れる方が好ましく、また、第４図に示すように、バイポ
ーラトランジスタのベース領域を、ベース領域の両側に
配置形成されるＰＭＯＳの双方の拡散層領域と分離絶縁
するようにしてもよい。
ベース領域の両側に配置形成される異なるＰＭＯＳの拡
散層領域の双方に接合されると、一方のＰＭＯＳの拡散
層が用いられることによって、他方のＰ Ｍ ＯＳの拡
散層の使用が制限されることになる。このため、素子分
離領域によって相互に分離絶縁された異なるＰＭＯＳの
それぞれの拡散層領域は、そのどちらか一方の拡散層領
域がバイポーラトランジスタのベース領域と分離絶縁さ
れる方が好ましく、また、第４図に示すように、バイポ
ーラトランジスタのベース領域を、ベース領域の両側に
配置形成されるＰＭＯＳの双方の拡散層領域と分離絶縁
するようにしてもよい。
〔発明の効果］
以上説明したように、この発明によれば、異なる基本セ
ルを構成するＦＥＴを分離する領域に、基本セルの一構
成要素となるバイポーラトランジスタを配置形成するよ
うにしたので、特性の劣化を招くことなくＢｉＣＭＯ５
複合回路における基本セルの占有面積を従来に比して縮
小することが可能となる。
ルを構成するＦＥＴを分離する領域に、基本セルの一構
成要素となるバイポーラトランジスタを配置形成するよ
うにしたので、特性の劣化を招くことなくＢｉＣＭＯ５
複合回路における基本セルの占有面積を従来に比して縮
小することが可能となる。
この結果、Ｂ１ＣＭＯＳ複合回路の基本セルを、純ＣＭ
ＯＳゲートアレーの基本セルと同程度の占有面積で形成
することができるようになり、高集積化に寄与すること
が可能とな・る。
ＯＳゲートアレーの基本セルと同程度の占有面積で形成
することができるようになり、高集積化に寄与すること
が可能とな・る。
第１図はこの発明の一実施例に係、わる半導体装置の構
成を示す図、 第２図及び第４図はこの発明の他の実施例に係わる半導
体装置のレイアウトを示す図、第３図はＢｉＣＭＯ５複
合回路の基本セルにおける入出力遅延時間とファンアウ
トの関係を示す図、 第５図乃至第７図は従来のＢ ｉ ＣＭＯ３復合回絡合
回路る基本セルの回路構成を示す図、第８図は従来の純
ＣＭＯＳゲートアレーにおける基本セルのレイアウトを
示す図、 第９図及び第１０図は従来のＢｉＣＭＯ５複合回路のレ
イアウト及び構造を示す図である。 ７・・・ウェルコンタクト ８・・・抵抗 ９・・・サブコンタクト Ｐ１〜Ｐ６・・・ＰチャネルＭＯＳトランジスタＮ１〜
Ｎ８・・・ＮチャネルＭＯＳトランジスタＢ１・・・バ
イポーラトランジスタ
成を示す図、 第２図及び第４図はこの発明の他の実施例に係わる半導
体装置のレイアウトを示す図、第３図はＢｉＣＭＯ５複
合回路の基本セルにおける入出力遅延時間とファンアウ
トの関係を示す図、 第５図乃至第７図は従来のＢ ｉ ＣＭＯ３復合回絡合
回路る基本セルの回路構成を示す図、第８図は従来の純
ＣＭＯＳゲートアレーにおける基本セルのレイアウトを
示す図、 第９図及び第１０図は従来のＢｉＣＭＯ５複合回路のレ
イアウト及び構造を示す図である。 ７・・・ウェルコンタクト ８・・・抵抗 ９・・・サブコンタクト Ｐ１〜Ｐ６・・・ＰチャネルＭＯＳトランジスタＮ１〜
Ｎ８・・・ＮチャネルＭＯＳトランジスタＢ１・・・バ
イポーラトランジスタ
Claims (4)
- （１）同一の半導体基板に形成された第１導電のＦＥＴ
（電界効果トランジスタ）及び第２導電型のＦＥＴを含
んで基本セルを構成するバイポーラトランジスタが、そ
のコレクタ領域を前記第１導電型のＦＥＴが形成された
ウェル領域として、素子分離絶縁膜によって相互に絶縁
分離されたそれぞれ異なる基本セルの前記第１導電型の
ＦＥＴの間の前記ウェル領域に形成されてなることを特
徴とする半導体装置。 - （２）前記バイポーラトランジスタは、そのベース領域
がバイポーラトランジスタの両側に形成された前記第１
導電型のＦＥＴのソース領域あるいはドレイン領域と絶
縁分離されていることを特徴とする請求項１記載の半導
体装置。 - （３）前記バイポーラトランジスタは、そのベース領域
がバイポーラトランジスタの両側に形成された前記第１
導電型のＦＥＴのいずれか一方の第１導電型のＦＥＴの
ソース領域あるいはドレイン領域と接合されていること
を特徴とする請求項１記載の半導体装置。 - （４）素子分離絶縁膜によって相互に絶縁分離されたそ
れぞれ異なる基本セルの前記第２導電型のＦＥＴの間に
抵抗が形成されてなることを特徴とする請求項１乃至請
求項３記載の半導体装置。
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