JPH02172256A

JPH02172256A - 論理回路

Info

Publication number: JPH02172256A
Application number: JP32683188A
Authority: JP
Inventors: Hachiro Yamada; 山田　八郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1990-07-03
Anticipated expiration: 2014-11-15
Also published as: JP2978501B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は論理回路に関し、特にＭＯＳ　トランジスタと
バイポーラトランジスタとを組合せて構成した論理回路
のレイアウトに関する。

（従来の技術）一般に、ＬＳＩ論理回路のレイアウト設計においては、
多大な工数を必要としているので、従来一定の高さを有
する複数種類の基本論理ゲートを予めレイアウト設計し
ておき、これらの多数の基本論理ゲートを自動レイアウ
トツールを用いて配置および配線を行なうスタンダード
セル等のレイアウト手法が、多く利用されている。

また一方、最近ではＬＳＩの速度性能を高めるために、
ＭＯＳ　トランジスタとバイポーラトランジスタを組合
ぜたＢｉＣＭＯ８の基本論理ゲートが注目されている。

かかるＢ１ＣＭＯＳゲートはＮチャネル型およびＰチャ
ネル型の一対のＭＯＳトランジスタからなるＣＭＯＳゲ
ートの低消費電力性と、バイポーラトランジスタの高速
性とを兼ね備えているため、今後のＬＳＩに有望な論理
ゲートである。

例えば、かかる従来のＢ１ＣＭＯＳゲートで溝築された
スタンダードセルにおいては、０Ｍ０８部の上部あるい
は下部にバイポーラ部を付加した構成が採用されている
。

（発明が解決しようとする課題）上述した従来のＢ１ＣＭＯＳゲートは、多数の論理ゲー
トや長い配線等の大負荷容量を駆動する場合、ＣＭＯＳ
ゲートに比べ高速駆動が可能であるが、小さな負荷容量
の駆動に対してはＣＭＯＳゲートに比べ低速駆動である
。また、一般にＬＳＩ内部の大部分の論理ゲートは１ｍ
ｍ以下の短い配線により二、三のわずかの論理ゲートと
しか接続されていない。このため、全ての論理ゲートを
Ｂ１ＣＭＯＳゲートで構成すると、十分な速度性能が得
られないという問題がある。そこでこの問題を解決し高
速化をはかるために、従来は大きなファンアウト数や長
い配線長を有する論理回路のみをＢ１ＣＭＯＳゲートで
構成し、しかも残りの大部分の論理回路をＣＭＯＳゲー
トで構成する方法が有利である。

しかしながら、従来のＢ１ＣＭＯＳゲートによるスタン
ダードセルは０Ｍ０８部の上部にバイポーラ部を付加し
た構成になっているので、かかるＢｉ　ＣＭＯＳゲート
とＣＭＯＳゲートのスタンダード・セルを混在して配置
したときには、高さがそろわず且つ未使用領域が増大し
、チップサイズの増大を招くという欠点があり、しかも
従来のＢ１ＣＭＯＳゲートのレイアウト方法によれば、
チップサイズの増大による価格上昇をもたらすという欠
点がある。

本発明の目的は、かかるＣＭＯＳゲートとＢ１ＣＭＯＳ
ゲートを混在して配置する際の未使用領域を減少させ、
ＬＳＩのチップサイズを縮小させるとともに低価格でレ
イアウトすることのできる論理回路を提供することにあ
る。

（課題を解決するための手段）本発明の論理回路は、ＭＯＳ　トランジスタおよびバイ
ポーラトランジスタにより構成される論理回路において
、第一および第二の一対の電源配線ラインを平行に配置
し、前記一対の電源配線ライン間の領域内で且つ前記第
一の電源配線ライン側に第一極性のＭＯＳトランジスタ
を配置するとともに、前記第二の電源配線ライン側に第
二極性のＭＯＳ　トランジスタを配置し、前記バイポー
ラトランジスタを前記一対の電源配線ライン間の領域内
に配置して構成される。

また、本発明の論理回路は、ＭＯＳ　トランジスタとバ
イポーラトランジスタとにより構成される論理回路にお
いて、第一および第二の一対の電源配線ラインを平行に
配置し、前記一対の電源配線ライン間の領域内で且つ前
記第一電源配線側に第一極性のＭＯＳ　）ラジスタを配
置するとともに、前記第二電源配線ライン側に第二極性
のＭＯＳトランジスタを配置し、前記バイポーラトラン
ジスタを前記一対の電源配線ライン間の領域内に配置す
るとともに、前記バイポーラトランジスタの長方形コン
タクトの長さ方向を前記一対の電源ラインと平行になる
ように配置して構成される。

（作用）本発明の論理回路は、ＣＭＯＳゲートとＢ１ＣＭＯＳゲ
ートのスタンダードセルを同一の高さにすることにより
、自動レイアウトでスタンダードセルの配置、配線を行
なった場合、ＣＭＯＳゲートとＢ１ＣＭＯＳゲートでの
凹凸が無くなり、未使用領域が少なくなる。

また、バイポーラ部のコンタクトの長さ方向を電源ライ
ンと平行になるように配置することにより、バイポーラ
部の駆動能力を高める場合、コンタクトを電源ラインと
平行に延長すれば良いため、高さを変えずに駆動能力の
高いＢ１ＣＭＯＳゲートを実現することになる。

（実施例）次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明するための論理回路の
基本的なレイアウト図である。

第１図に示すように、本実施例におけるＢ１ＣＭＯＳゲ
ートは相互に平行に引かれた第一の電源配線１と第二の
電源配線２とを設け、この第一の電源配線１と第二の電
源配線２との間に０Ｍ０８部３とバイポーラ部４が設け
られる。通常、この第一の電源配線１には５Ｖ（ボルト
）が印加され、第二の電源配線２はグランドとして用い
られる。

このように配置されたＢ１ＣＭＯＳゲートは、ＣＭＯＳ
ゲートと同じ高さであるため、Ｂ１ＣＭＯＳゲートとＣ
ＭＯＳゲートを混在して配置しても、第一の電源配線１
と第二の電源配線２とを平行に引くことができる。従っ
て、複数の論理ゲートを接続した場合、未使用領域が少
なくなり、チップサイズを縮小することができる。

第２図は第１図に示すレイアウトで表わされる論Ｊ里回
路の構成図、また第３図は第１図および第２図における
論理回路の具体的レイアウト図である。

以下、第２図および第３図を用い、本実施例について詳
細に説明する。

第２図に示すように、本実施例の論理回路は、Ｐチャネ
ル型の第一のＭＯＳ　トランジスタ５およびＮチャネル
型の第二のＭＯＳ　トランジスタロからなるＣＭＯＳイ
ンバータと、Ｎチャネル型の第三のＭＯＳトランジスタ
フおよびＮＰＮ型のバイポーラトランジスタ８からなる
Ｂ１ＣＭＯＳインバータ回路とを入力端子９および出力
端子１０間に接続して構成したものである。

この論理回路において、入力端子９に高電位が印加され
ると、第二および第三のＭＯＳ　トランジスタロ、７が
導通し、出力端子１０は低電位となる。一方、入力端子
９に低電位が印加されると、第一のＭＯＳ　）−ランジ
スタ５と共にバイポーラトランジスタ８が導通し、出力
端子１０は高電位となる。すなわち、出力端子１０は低
い導通抵抗を有するバイポーラトラジスタ８を介して電
源端子■に接続される。従って、かかる論理回路を用い
れば、大容量負荷に対しても高速駆動が可能になる。

第３図に示すように、上述した論理回路を構成するトラ
ンジスタは第一の電源配線１１と第二の電源配線１２と
の間に配置されている。まず、Ｐ型拡散層１３とゲート
電極１４は、第２図で前述した第一のＭＯＳトランジス
タ５を形成し、Ｎ型拡散層１５とゲート電極１４は、同
様に第二のＭＯＳ　）ラジスタ６と第三のＭＯＳ　トラ
ンジスタフを形成する。次に、第一乃至第五のコンタク
）　１６Ａ〜１６Ｅは、それぞれＰ型拡散層１３と第一
の電源配線１１、Ｎ型拡散層１５と第二の電源配線１２
、Ｐ型拡散層１３と第−層メタル配線１７、Ｎ型拡散層
１５と第−層メタル配線１７、Ｎ型拡散層１５と第−層
メタル配線１７とを接続している。また、第三および第
四のコンタクト１６Ｃ１１６Ｄとバイポーラトランジス
タのベースコンタクト１８は第−層メタル配線１７で接
続され、バイポーラトランジスタのコレクタコンタクト
１９は第一の電源配線１１と接続される。さらに、バイ
ポーラトランジスタのエミッタコンタクト２０は第−層
メタル配線１７と第五のコンタクト１６Ｅおよびスルー
ホールコンタクト２１を介してＮ型拡散層１５および第
二層メタル配線２２と接続されている。従って、上述し
たゲート電極１４が第２図に示す入力端子９となり、第
二層メタル配線２２が出力端子１０となる。

このように、第一電源配線１１および第二の電源配線１
２の間にトランジスタを形成しコンタクト１６Ａ〜１６
Ｅおよび１８〜２１を介して接続することにより、第２
図に示した論理回路を実現することができる。

上述したように、ベースコンタクト１８、コレクタコン
タクト１９およびエミッタコンタクト２ｏで表現される
バイポーラトランジスタはＰ型拡散層１３の横に配置さ
れている。このため、Ｂ１ＣＭＯＳゲートの高さをＣＭ
ＯＳゲートの高さと同じにすることができるので、未使
用領域が減少し、チップサイズの縮小を可能にする。

一方、かかるバイポーラトランジスタの導通抵抗は長方
形コンタクト（ベースコンタクト１８、コレクトタコン
タクト１９、エミッタコンタクト２０）の長さを延ばす
ことにより、小さくすることができる。すなわち、この
導通抵抗を小さくできれば、バイポーラトランジスタの
駆動能力を高めることができる。本実施例は、第３図に
示したように、長方形コンタクト１８〜２０の長さ方向
を第一の電源配線１１と平行になるように配置すること
により、Ｂ１ＣＭＯＳゲートの高さを変えずに長方形コ
ンタクト１８〜２０の長さを延ばすことが可能になる。

要するに、種々の駆動能力を有するＢ１ＣＭＯＳゲート
をＣＭＯＳゲートの高さと同一の高さで実現できる。

（発明の効果）以上説明したように、本発明の論理回路は、ＣＭＯＳゲ
ートと同じ高さのＢ１ＣＭＯＳゲートを実現することが
でき、また、バイポーラトランジスタのコンタクトの長
さ方向を電源ラインと平行に配置することにより、種々
の駆動能力を有するＢ１ＣＭＯＳゲートを０ＭＯ８と同
じ高さで実現することができるので、ＣＭＯＳゲートと
Ｂ１ＣＭＯＳゲートを混在して配置した場合、未使用領
域を減少させ且つＬＳＩのチップサイズの縮小すなわち
低価格化を達成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための論理回路の
基本的なレイアウト図、第２図は第１図に示すレイアウ
トで形成される論理回路の構成図、第３図は第１図およ
び第２図における論理回路の具体的なレイアウト図であ
る。１．１１・・・第一の電源配線、２．１２・・・第二の電源配線、３・・・０Ｍ０８部、
４・・・バイポーラ部、５〜７・・・ＭＯＳ）−ランジスタ、８・・・バイポーラトランジスタ、９・・・入力端子、
１０、・・出力端子、１３・・・Ｐ型拡散層、１４・・
・ゲート電極、１５・−Ｎ型拡散層、１６Ａ〜１６Ｅ・
・・コンタクト、１７・・・第−層メタル配線、１８・・・ベースコンタクト、１９・・・コレクタコンタクト、２０・・・エミッタコンタクト、２１・・・スルーホールコンタクト、２２・・・第二層メタル配線。

Claims

【特許請求の範囲】

（１）ＭＯＳトランジスタおよびバイポーラトランジス
タにより構成される論理回路において、第一および第二
の一対の電源配線ラインを平行に配置し、前記一対の電
源配線ライン間の領域内で且つ前記第一の電源配線ライ
ン側に第一極性のＭＯＳトランジスタを配置するととも
に、前記第二の電源配線ライン側に第二極性のＭＯＳト
ランジスタを配置し、前記バイポーラトランジスタを前
記一対の電源配線ライン間の領域内に配置することを特
徴とする論理回路。
（２）ＭＯＳトランジスタとバイポーラトランジスタと
により構成される論理回路において、第一および第二の
一対の電源配線ラインを平行に配置し、前記一対の電源
配線ライン間の領域内で且つ前記第一電源配線側に第一
極性のＭＯＳトランジスタを配置するとともに、前記第
二電源配線ライン側に第二極性のＭＯＳトランジスタを
配置し、前記バイポーラトランジスタを前記一対の電源
配線ライン間の領域内に配置するとともに、前記バイポ
ーラトランジスタの長方形コンタクトの長さ方向を前記
一対の電源ラインと平行になるようにしたことを特徴と
する論理回路。