JPH02290320A - Ｓｒラッチ回路 - Google Patents
Ｓｒラッチ回路Info
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- JPH02290320A JPH02290320A JP1249625A JP24962589A JPH02290320A JP H02290320 A JPH02290320 A JP H02290320A JP 1249625 A JP1249625 A JP 1249625A JP 24962589 A JP24962589 A JP 24962589A JP H02290320 A JPH02290320 A JP H02290320A
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- Japan
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- latch
- input
- circuit
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- reset
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、セット入力端子、リセット入力端子に供給
される信号の論理レベルか共にｌ （Ｓ＝Ｒ＝１）のと
きもその出力の相補性は破れず、またこの状態からＳ＝
Ｒ＝Ｏに変化したときもその状態を定義することのでき
るＳＲラッチ回路に関し、特に消費電力が極めて小さい
ＳＲラッチ回路に関するものである． （従来技術および解決すべき課題） ＳＲラッチ回路は既によく知られており、その代表的な
ものが例えば文献ｒ ＩＮＴＲＯＤＵＣＴＩＯＮ ＴＯ
ｎＭＯｓ ＆ ＣＭＯＳ ＶＬＳＩ Ｓｙｔｅ
ｍ Ｄｅｓｉｇｎ Ｊ ． （ＰｒｅｎＬｉｃ
ｅ−ＩＩＡＬＬ）の８１頁乃至８２頁に記載されている
。第５図のＳＲラッチ回路（１０）は上記文献に記載さ
れたＳＲラッチ回路の１つを示し，２個のＮＯＲ回路（
２） ． （４）を交差結合し，またＮＯＲ回路（２）
の１つの入力をリセット入力端子（１）に、ＮＯＲ回路
（４）の１つの入力をセット入力端子（３）にそれぞれ
接続し，ざらにＮＯＲ回路（２）の出力をＱ出力端子（
５）に、ＮＯＲ回路（４）の出力をＱ出力端子（６）に
それぞれ接続して構成されている。
される信号の論理レベルか共にｌ （Ｓ＝Ｒ＝１）のと
きもその出力の相補性は破れず、またこの状態からＳ＝
Ｒ＝Ｏに変化したときもその状態を定義することのでき
るＳＲラッチ回路に関し、特に消費電力が極めて小さい
ＳＲラッチ回路に関するものである． （従来技術および解決すべき課題） ＳＲラッチ回路は既によく知られており、その代表的な
ものが例えば文献ｒ ＩＮＴＲＯＤＵＣＴＩＯＮ ＴＯ
ｎＭＯｓ ＆ ＣＭＯＳ ＶＬＳＩ Ｓｙｔｅ
ｍ Ｄｅｓｉｇｎ Ｊ ． （ＰｒｅｎＬｉｃ
ｅ−ＩＩＡＬＬ）の８１頁乃至８２頁に記載されている
。第５図のＳＲラッチ回路（１０）は上記文献に記載さ
れたＳＲラッチ回路の１つを示し，２個のＮＯＲ回路（
２） ． （４）を交差結合し，またＮＯＲ回路（２）
の１つの入力をリセット入力端子（１）に、ＮＯＲ回路
（４）の１つの入力をセット入力端子（３）にそれぞれ
接続し，ざらにＮＯＲ回路（２）の出力をＱ出力端子（
５）に、ＮＯＲ回路（４）の出力をＱ出力端子（６）に
それぞれ接続して構成されている。
このＳＲラッチ回路（ＩＯ）は、セット入力Ｓ＝１、リ
セット人力Ｒ＝Ｏのときは、Ｑ＝１、Ｑ＝Ｏてセット状
態になり、Ｓ＝０、Ｒ＝１のときはＱ＝０、Ｑ＝１てリ
セット状態になる。またＳＲ＝０のときは前の状態を保
持する保持状態をとる。ところかＳ＝Ｒ＝１のときは、
Ｑ＝Ｑ＝０て、Ｑ出力とＱ出力の相補性が崩れる。この
状態からＳ＝Ｒ＝０になると、Ｑ出力とＱ出力の状態を
定義することができない。従って、かかるＳＲラッチ回
路やフリップフ口・ンブを縦続接続する場合、直接接続
することができないという欠点かあった。このため、こ
のようなＳＲラッチ回路では、入力論理レベルをＳ＝Ｒ
＝１とすることは禁止されている。
セット人力Ｒ＝Ｏのときは、Ｑ＝１、Ｑ＝Ｏてセット状
態になり、Ｓ＝０、Ｒ＝１のときはＱ＝０、Ｑ＝１てリ
セット状態になる。またＳＲ＝０のときは前の状態を保
持する保持状態をとる。ところかＳ＝Ｒ＝１のときは、
Ｑ＝Ｑ＝０て、Ｑ出力とＱ出力の相補性が崩れる。この
状態からＳ＝Ｒ＝０になると、Ｑ出力とＱ出力の状態を
定義することができない。従って、かかるＳＲラッチ回
路やフリップフ口・ンブを縦続接続する場合、直接接続
することができないという欠点かあった。このため、こ
のようなＳＲラッチ回路では、入力論理レベルをＳ＝Ｒ
＝１とすることは禁止されている。
上記の文献にはさらに第５図におけるＮＯＲ回路の代り
にＮＡＮＤ回路を使用したＳＲラッチ回路も記載されて
いる。ＮＡＮＤ回路を使用したＳＲラ・ンチ回路はセッ
ト人力Ｓ，リセット入力Ｒの論理レベルとＱ出力、Ｑ出
力の関係が第５図に示すＮＯＲ回路を使用したＳＲラッ
チ回路の場合と逆になることを除けばその動作は第５図
のＳＲラッチ回路の動作と同様であり、また第５図のＳ
Ｒラッチ回路と同様な問題がある． セット入力、リセット入力の論理レベルの組合せ如何に
拘らず出力の相補性が崩れることのないＳＲラッチ回路
として例えば特開昭５９−９１７２３号公報に記載され
た２種のＳＲラッチ回路がある．同公報に記載されたＳ
Ｒラッチ回路の第１の例を第６図（ａ）に示す。第６図
（ａ）のＳＲラッチ回路（２ロ）はリセット入力端子（
１）をＮＯＲ回路（７）の第１の入力に接続し、セット
入力端子（３）をインバータ（９）の入力に接続し、Ｎ
ＯＲ回路（７）の出力をＱ出力端子（５）に接続すると
共に上記インバータ（９）の入力に接続し、インバータ
（９）の出力をＱ出力端子（６）に接続すると共に上記
ＮＯＲ回路（７）の第２の入力に接続して構成されてい
る。
にＮＡＮＤ回路を使用したＳＲラッチ回路も記載されて
いる。ＮＡＮＤ回路を使用したＳＲラ・ンチ回路はセッ
ト人力Ｓ，リセット入力Ｒの論理レベルとＱ出力、Ｑ出
力の関係が第５図に示すＮＯＲ回路を使用したＳＲラッ
チ回路の場合と逆になることを除けばその動作は第５図
のＳＲラッチ回路の動作と同様であり、また第５図のＳ
Ｒラッチ回路と同様な問題がある． セット入力、リセット入力の論理レベルの組合せ如何に
拘らず出力の相補性が崩れることのないＳＲラッチ回路
として例えば特開昭５９−９１７２３号公報に記載され
た２種のＳＲラッチ回路がある．同公報に記載されたＳ
Ｒラッチ回路の第１の例を第６図（ａ）に示す。第６図
（ａ）のＳＲラッチ回路（２ロ）はリセット入力端子（
１）をＮＯＲ回路（７）の第１の入力に接続し、セット
入力端子（３）をインバータ（９）の入力に接続し、Ｎ
ＯＲ回路（７）の出力をＱ出力端子（５）に接続すると
共に上記インバータ（９）の入力に接続し、インバータ
（９）の出力をＱ出力端子（６）に接続すると共に上記
ＮＯＲ回路（７）の第２の入力に接続して構成されてい
る。
このＳＲラッチ回路（２０）は“１″レベル優先型のワ
イヤード論理（ワイヤートＯＲ）構成をとっており、 Ｓ＝１．Ｒ＝ＯのときＱ＝ｌ．Ｑ＝Ｏ、Ｓ＝Ｏ，Ｒ＝１
のときＱ＝０、Ｑ＝ｌ．Ｓ＝Ｒ＝０のとき前の状態を保
持、 Ｓ＝Ｒ＝１のときＱ＝１．Ｑ＝０ の各状態をとる。
イヤード論理（ワイヤートＯＲ）構成をとっており、 Ｓ＝１．Ｒ＝ＯのときＱ＝ｌ．Ｑ＝Ｏ、Ｓ＝Ｏ，Ｒ＝１
のときＱ＝０、Ｑ＝ｌ．Ｓ＝Ｒ＝０のとき前の状態を保
持、 Ｓ＝Ｒ＝１のときＱ＝１．Ｑ＝０ の各状態をとる。
上記ＳＲラッチ回路（２０）は、セット人力Ｓ、リセッ
ト入力凡の論理レベルの組合せ如何に拘らず出力の相補
性は崩れず，従って、禁止されるべき入力信号の論理レ
ベルの組合せもなく、また構造も簡単で一見何の問題も
無いように思われる。しかしながら，このＳＲラッチ回
路（２０）は上記のようにワイヤーＦＯＲ構成をとって
いるため、実際には最も簡単な例でも第６図（ｂ）に示
すような構造の論理回路を使用する必要がある。同図で
、正電源■ＤＤとアースとの間に直列に接続された例え
ばＭＯＳ型Ｐチャンネル・トランジスタ（ＴＩ）、（Ｔ
２）とＮチャンネル・トランジスタ（Ｔ３）とてＮ０Ｒ
回路（７）を構成し、同しく正電源Ｖ ＤＯとアースと
の間に直列に接続された例えばＭＯ ＳｙＥ．Ｐチャン
ネル・トランシスタ（Ｔ４）とＮチャンネル・トランジ
スタ（Ｔ５）とでインバータ（９）を構成している。ま
た．ＭＯＳ型Ｎチャンネル・トランジスタ（Ｔ３）、（
Ｔ５）は図示のように常時オン状態となるようにバイア
スされており、プルダウン抵抗として動作する。
ト入力凡の論理レベルの組合せ如何に拘らず出力の相補
性は崩れず，従って、禁止されるべき入力信号の論理レ
ベルの組合せもなく、また構造も簡単で一見何の問題も
無いように思われる。しかしながら，このＳＲラッチ回
路（２０）は上記のようにワイヤーＦＯＲ構成をとって
いるため、実際には最も簡単な例でも第６図（ｂ）に示
すような構造の論理回路を使用する必要がある。同図で
、正電源■ＤＤとアースとの間に直列に接続された例え
ばＭＯＳ型Ｐチャンネル・トランジスタ（ＴＩ）、（Ｔ
２）とＮチャンネル・トランジスタ（Ｔ３）とてＮ０Ｒ
回路（７）を構成し、同しく正電源Ｖ ＤＯとアースと
の間に直列に接続された例えばＭＯ ＳｙＥ．Ｐチャン
ネル・トランシスタ（Ｔ４）とＮチャンネル・トランジ
スタ（Ｔ５）とでインバータ（９）を構成している。ま
た．ＭＯＳ型Ｎチャンネル・トランジスタ（Ｔ３）、（
Ｔ５）は図示のように常時オン状態となるようにバイア
スされており、プルダウン抵抗として動作する。
第６図（ｂ）の回路のセット入力（３）、リセット入力
（１）に供給される論理レベルに対する各トランシスタ
の状態およびＱ出力端子（５） ． Ｑ出力端子（６）
の論理レベルは次の表１に示すようになる。
（１）に供給される論理レベルに対する各トランシスタ
の状態およびＱ出力端子（５） ． Ｑ出力端子（６）
の論理レベルは次の表１に示すようになる。
表 １
第６図（ｂ）のＳＲラッチ回路では、Ｓ＝１．Ｒ＝０の
ときトランシスタ（ＴＩ）、（Ｔ２）、（Ｔ３）は導通
するからＮＯＲ回路（７）に電流が流れ、Ｓ＝０、Ｒ＝
１のときトランシスタ（Ｔ４）． （Ｔ５）は導通する
からインバータ（９）に電流か流れ、またＳ＝Ｒ＝０で
ＮＯＲ回路（７），インバータ（９）のいずれかに電流
か流れるため，回路全体の消費電力か大きく、特に容量
か限られた電池を電源とするシステムで使用する場合に
問題かある。
ときトランシスタ（ＴＩ）、（Ｔ２）、（Ｔ３）は導通
するからＮＯＲ回路（７）に電流が流れ、Ｓ＝０、Ｒ＝
１のときトランシスタ（Ｔ４）． （Ｔ５）は導通する
からインバータ（９）に電流か流れ、またＳ＝Ｒ＝０で
ＮＯＲ回路（７），インバータ（９）のいずれかに電流
か流れるため，回路全体の消費電力か大きく、特に容量
か限られた電池を電源とするシステムで使用する場合に
問題かある。
特開昭５９−９１７２３号公報には出力の相補性が崩れ
ないＳＲラッチ回路の第２の例として第７図（ａ）に示
す構造のＳＲラッチ回路も記載されている．第７図（ａ
）のＳＲラッチ回路（３０）はリセット入力端子（１）
をＮＡＮＤ回路（ｌ２）の第１の入力に接続し，セット
入力端子（３）をインバータ（９）の入力に接続し、Ｎ
ＡＮＤ回路（１２）の出力をＱ出力端子（５）に接続す
ると共にインバータ（９）の入力に接続し、インバータ
（９）出力をＱ出力端子（６）に接続すると共に上記Ｎ
ＡＮＤ回路（ｌ２）の第２の入力に接続して構成されて
いる。このＳＲラッチ回路（３０）は、“０”レベル優
先形のワイヤード論理（ワイヤートＡＮＤ）構成をとっ
ており、Ｓ＝１、Ｒ＝０のときＱ＝１、Ｑ＝０、Ｓ＝Ｏ
、Ｒ＝１のときＱ＝Ｏ、Ｑ＝１、Ｓ＝Ｒ＝１のとき前の
状態を保持、 Ｓ＝Ｒ＝ＯのときＱ＝Ｏ、Ｑ＝１ の各状態をとる。
ないＳＲラッチ回路の第２の例として第７図（ａ）に示
す構造のＳＲラッチ回路も記載されている．第７図（ａ
）のＳＲラッチ回路（３０）はリセット入力端子（１）
をＮＡＮＤ回路（ｌ２）の第１の入力に接続し，セット
入力端子（３）をインバータ（９）の入力に接続し、Ｎ
ＡＮＤ回路（１２）の出力をＱ出力端子（５）に接続す
ると共にインバータ（９）の入力に接続し、インバータ
（９）出力をＱ出力端子（６）に接続すると共に上記Ｎ
ＡＮＤ回路（ｌ２）の第２の入力に接続して構成されて
いる。このＳＲラッチ回路（３０）は、“０”レベル優
先形のワイヤード論理（ワイヤートＡＮＤ）構成をとっ
ており、Ｓ＝１、Ｒ＝０のときＱ＝１、Ｑ＝０、Ｓ＝Ｏ
、Ｒ＝１のときＱ＝Ｏ、Ｑ＝１、Ｓ＝Ｒ＝１のとき前の
状態を保持、 Ｓ＝Ｒ＝ＯのときＱ＝Ｏ、Ｑ＝１ の各状態をとる。
第７図（ａ）のＳＲラッチ回路（３０）も第６図（ａ）
に示すＳＲラッチ回路（２０）と同様にセット人力Ｓ、
リセット人力Ｒの論理レベルの組合せ如何に拘らず出力
の相補性は崩れず、従って、禁止されるべき入力信号の
論理レベルの組合せはない。しかしながら、このＳＲラ
ッチ回路（３０）もワイヤードＡＮＤ構成をとっている
ため、実際には第７図（ｂ）に示すような論理回路を使
用する必要かある。同図で、正電源Ｖ。０とアースとの
間に直列に接続された例えばＭＯＳ型Ｐチャンネル・ト
ランシスタ（Ｔ１）とＮチャンネル・トランジスタ（Ｔ
２）、（Ｔ３）とによりＮＡＮＤ回路（１２）を構成し
、同じく正電源端子Ｖ。０とアースとの間に直列に接続
された例えばＭＯＳ型Ｐチャンネル・トランジスタ（Ｔ
４）とＮチャンネル・トランジスタ（Ｔ５）とによりイ
ンハータ（９）を構成している。また、トランシスタ（
ＴＩ）、（Ｔ４）は図示のように常時オン状態となるよ
うにバイアスされており、プルアップ抵抗として動作す
る。
に示すＳＲラッチ回路（２０）と同様にセット人力Ｓ、
リセット人力Ｒの論理レベルの組合せ如何に拘らず出力
の相補性は崩れず、従って、禁止されるべき入力信号の
論理レベルの組合せはない。しかしながら、このＳＲラ
ッチ回路（３０）もワイヤードＡＮＤ構成をとっている
ため、実際には第７図（ｂ）に示すような論理回路を使
用する必要かある。同図で、正電源Ｖ。０とアースとの
間に直列に接続された例えばＭＯＳ型Ｐチャンネル・ト
ランシスタ（Ｔ１）とＮチャンネル・トランジスタ（Ｔ
２）、（Ｔ３）とによりＮＡＮＤ回路（１２）を構成し
、同じく正電源端子Ｖ。０とアースとの間に直列に接続
された例えばＭＯＳ型Ｐチャンネル・トランジスタ（Ｔ
４）とＮチャンネル・トランジスタ（Ｔ５）とによりイ
ンハータ（９）を構成している。また、トランシスタ（
ＴＩ）、（Ｔ４）は図示のように常時オン状態となるよ
うにバイアスされており、プルアップ抵抗として動作す
る。
第７図（ｂ）の回路のセ・ント入力（３）、リセット入
力（１）に供給される論理レベルに対する各トランジス
タの状態およびＱ出力端子（５） ． Ｑ出力端子（６
）の論理レベルは次の表２に示すようになる。
力（１）に供給される論理レベルに対する各トランジス
タの状態およびＱ出力端子（５） ． Ｑ出力端子（６
）の論理レベルは次の表２に示すようになる。
表
第７図（ｂ）のＳＲラッチ回路は第６図（ｂ）の回路と
同様にＳ＝１．Ｒ＝０のとき、Ｓ＝Ｏ、Ｒ＝１のとき，
Ｓ＝Ｒ＝１のときにインバータ（９）、ＮＡＮＤ回路（
ｌ２）のいずれかに電流が流れるため、回路全体の消費
電力が大きく、特に容量が限られた電池を電源とするシ
ステムで使用する場合に問題がある。
同様にＳ＝１．Ｒ＝０のとき、Ｓ＝Ｏ、Ｒ＝１のとき，
Ｓ＝Ｒ＝１のときにインバータ（９）、ＮＡＮＤ回路（
ｌ２）のいずれかに電流が流れるため、回路全体の消費
電力が大きく、特に容量が限られた電池を電源とするシ
ステムで使用する場合に問題がある。
この発明は、公知の同期型Ｄラツチ（以下では単にＤラ
ッチと称す）の入力側に簡単な論理回路を付加すること
により、セット入力端子、リセツト入力端子に供給され
る信号の論理レベルの組合せ如何に拘らず出力の相補性
か崩れず、しかもＳ＝Ｒ＝１のときにセット優先、リセ
ット優先、保持状！Ｅのいずれかの状態を択一的に定義
することかできると共に、この状態からＳ＝Ｒ＝Ｏに変
化したときも状態を確実に定義することのできる特に低
消費電力のＳＲラッチ回路を提供することを目的とする
ものである。
ッチと称す）の入力側に簡単な論理回路を付加すること
により、セット入力端子、リセツト入力端子に供給され
る信号の論理レベルの組合せ如何に拘らず出力の相補性
か崩れず、しかもＳ＝Ｒ＝１のときにセット優先、リセ
ット優先、保持状！Ｅのいずれかの状態を択一的に定義
することかできると共に、この状態からＳ＝Ｒ＝Ｏに変
化したときも状態を確実に定義することのできる特に低
消費電力のＳＲラッチ回路を提供することを目的とする
ものである。
（課題を解決するための手段）
この発明によるＳＲラッチ回路は、通常のＤラッチのＱ
出力をＱ出力端子に接続し、Ｑ出力をＱ出力端子に接続
し、−１二記Ｄラッチのデータ入力およびセンス入力と
セット入力端子およびリセット入力端子との間に消費電
力が極めて小さい論理回路を接続して構成されている。
出力をＱ出力端子に接続し、Ｑ出力をＱ出力端子に接続
し、−１二記Ｄラッチのデータ入力およびセンス入力と
セット入力端子およびリセット入力端子との間に消費電
力が極めて小さい論理回路を接続して構成されている。
この論理回路はセット人力Ｓ＝１、リセット入力Ｒ＝Ｏ
のときＳＲラッチ回路かセット状態となり、Ｓ＝０、Ｒ
ｌのときＳＲラッチ回路がリセット状態となりＳ＝Ｒ＝
ＯのときＳＲラッチ回路が直前の状態を保持する保持状
態となり、Ｓ＝Ｒ＝１のときＳＲラッチ回路がセット状
態、リセット状態、保持状態の何れかの状態を択一的に
とり得るように上記Ｄラッチのデータ入力およびセンス
入力に供給される信号の論理レベルを設定するように構
成されている。
のときＳＲラッチ回路かセット状態となり、Ｓ＝０、Ｒ
ｌのときＳＲラッチ回路がリセット状態となりＳ＝Ｒ＝
ＯのときＳＲラッチ回路が直前の状態を保持する保持状
態となり、Ｓ＝Ｒ＝１のときＳＲラッチ回路がセット状
態、リセット状態、保持状態の何れかの状態を択一的に
とり得るように上記Ｄラッチのデータ入力およびセンス
入力に供給される信号の論理レベルを設定するように構
成されている。
（作 用）
この発明のＳＲラッチは．Ｓ＝１．Ｒ＝Ｏのとき、Ｓ＝
０、Ｒ＝１のときはそれぞれセット状態、リセット状態
をとり、Ｓ＝Ｒ＝Ｏのときは直前の状態を保持し、従来
のＳＲラッチ回路と全く同様に動作する。また、Ｓ＝Ｒ
＝１のときは、Ｄラッチのデータ入力およびセンス入力
とセット入力端子およびリセット入力端子との間に接続
された論理回路の構成によりセット状態、リセット状態
．保持状態の何れかの状態を択一的に取ることができる
。さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝Ｏに変化したときも
Ｑ．Ｑの状態を定義することができる．また、この発明
のＳＲラッチ回路では、セット入力Ｓ、リセット人力Ｒ
に供給される論理レベルが如何なる組合せにあるときも
論理回路およびＤラッチに流れる電流は極めて小さい。
０、Ｒ＝１のときはそれぞれセット状態、リセット状態
をとり、Ｓ＝Ｒ＝Ｏのときは直前の状態を保持し、従来
のＳＲラッチ回路と全く同様に動作する。また、Ｓ＝Ｒ
＝１のときは、Ｄラッチのデータ入力およびセンス入力
とセット入力端子およびリセット入力端子との間に接続
された論理回路の構成によりセット状態、リセット状態
．保持状態の何れかの状態を択一的に取ることができる
。さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝Ｏに変化したときも
Ｑ．Ｑの状態を定義することができる．また、この発明
のＳＲラッチ回路では、セット入力Ｓ、リセット人力Ｒ
に供給される論理レベルが如何なる組合せにあるときも
論理回路およびＤラッチに流れる電流は極めて小さい。
（実 施 例）
第１図に示すこの発明の第１の実施例のＳＲラッチ回路
（４０）は，Ｑ出力かＱ出力端子（５）に、ｑ出力かＱ
出力端子（６）に接続されたＤラッチ（１６）と、該Ｄ
ラッチ（１６）のデータ入力（Ｄａｔａ）およびセンス
入力（Ｓｅｎｓｅ）とリセット入力端子（＋）およびセ
ット入力端子（３）との間に接続された論理回路（２１
）とからなる。
（４０）は，Ｑ出力かＱ出力端子（５）に、ｑ出力かＱ
出力端子（６）に接続されたＤラッチ（１６）と、該Ｄ
ラッチ（１６）のデータ入力（Ｄａｔａ）およびセンス
入力（Ｓｅｎｓｅ）とリセット入力端子（＋）およびセ
ット入力端子（３）との間に接続された論理回路（２１
）とからなる。
この発明のＳＲラッチ回路では公知のＤラッチ（ｌ６）
か使用されるか、このＤラッチ（ｌ６）として例えば第
４図に示すような回路構成のものか使用される。同図で
、第１スイッチ（ＳＷＩ）は例えばＭＯＳ型Ｐチャンネ
ル・トランジスタ（Ｐｉ）とＮチャン′ネル・トランジ
スタ（旧）とにより構成され、第２スイッチ（ＳＷ２）
は同様にＭＯＳ型Ｐチャンネル・トランジスタ（Ｐ２）
とＮチャンネル・トランジスタ（Ｎ２）とにより構成さ
れている。また、第ｌインハータ（Ｉ１）は正電源ＶＯ
Ｏとアースとの間に直夕萼に接続されたＰチャンネル・
トランジスタ（Ｐ３）とＮチャンネル・トランジスタ（
Ｎ３）とからなるＣＭＯ Ｓにより構成され、第２イン
ハータ（ｌ２）は正電源ＶＤＤとアースとの間に直列に
接続されたＰチャンネル・トランシスタ（Ｐ４）とＮチ
ャンネル・トランシスタ（Ｎ４）とからなるＣＭＯＳに
より構成されている。さらに、センス入力に接続された
第３インバータ（Ｉ３）は同様に正電源Ｖ。Ｄとアース
との間に直列に接続されたＰチャンネル・トランジスタ
（Ｐ５）とＮチャンネル・トランジスタ（Ｎ５）とから
なるＣＭＯＳにより構成されている。このＤラツチ（１
６）において、センス入力が１のときは、スイ、シチ（
Ｓｉｌｌ）のトランジスタ（ＰＩ）、（Ｎｌ）は共にオ
ンになるから、該スイッチ（ＳＷＩ）はオン、スイッチ
（ＳＷ２）のトランジスタ（Ｐ２、）、（Ｎ２）は共に
オフになるから該スイッチ（ＳＷ２）はオフである。従
って、データ入力はそのままＱ出力に現われ，ｑ出力に
はデータ入力の反転、すなわちＱ出力と補関係にある出
力が現われる．センス入力がＯのときは、スイッチ（Ｓ
Ｗｔ）はオフ、スイッチ（ＳＷ２）はオンになるから、
直前のデータ入力がそのまま保持される。
か使用されるか、このＤラッチ（ｌ６）として例えば第
４図に示すような回路構成のものか使用される。同図で
、第１スイッチ（ＳＷＩ）は例えばＭＯＳ型Ｐチャンネ
ル・トランジスタ（Ｐｉ）とＮチャン′ネル・トランジ
スタ（旧）とにより構成され、第２スイッチ（ＳＷ２）
は同様にＭＯＳ型Ｐチャンネル・トランジスタ（Ｐ２）
とＮチャンネル・トランジスタ（Ｎ２）とにより構成さ
れている。また、第ｌインハータ（Ｉ１）は正電源ＶＯ
Ｏとアースとの間に直夕萼に接続されたＰチャンネル・
トランジスタ（Ｐ３）とＮチャンネル・トランジスタ（
Ｎ３）とからなるＣＭＯ Ｓにより構成され、第２イン
ハータ（ｌ２）は正電源ＶＤＤとアースとの間に直列に
接続されたＰチャンネル・トランシスタ（Ｐ４）とＮチ
ャンネル・トランシスタ（Ｎ４）とからなるＣＭＯＳに
より構成されている。さらに、センス入力に接続された
第３インバータ（Ｉ３）は同様に正電源Ｖ。Ｄとアース
との間に直列に接続されたＰチャンネル・トランジスタ
（Ｐ５）とＮチャンネル・トランジスタ（Ｎ５）とから
なるＣＭＯＳにより構成されている。このＤラツチ（１
６）において、センス入力が１のときは、スイ、シチ（
Ｓｉｌｌ）のトランジスタ（ＰＩ）、（Ｎｌ）は共にオ
ンになるから、該スイッチ（ＳＷＩ）はオン、スイッチ
（ＳＷ２）のトランジスタ（Ｐ２、）、（Ｎ２）は共に
オフになるから該スイッチ（ＳＷ２）はオフである。従
って、データ入力はそのままＱ出力に現われ，ｑ出力に
はデータ入力の反転、すなわちＱ出力と補関係にある出
力が現われる．センス入力がＯのときは、スイッチ（Ｓ
Ｗｔ）はオフ、スイッチ（ＳＷ２）はオンになるから、
直前のデータ入力がそのまま保持される。
第１図に戻って、論理回路（２１）について説明すると
、正’７ｉ ａ ｖ ｏ ｏとライン（２３）との間に
は例えばＭ Ｏ Ｓ １５ Ｐチャンネル・トランジス
タ（Ｐ６）、（Ｐ７）か直列接続され、またライン（２
３以アースとの間には同様にＭＯＳ型Ｎチャンネル・ト
ランシスタ（Ｎ６）、（Ｎ７）か並列に接続されている
。そして、リセット入力端子（１）はトランジスタ（Ｐ
６）、（Ｎ６）の各ゲートに接続され、セット入力端子
（３）はトランシスタ（Ｐ７）． （Ｎ７）の各ゲート
に接続され、ｆ１つライン（２Ｚ）を経てＤラッチ（ｌ
５）のデータ入力に接続されている。また、ライン（２
３）は正電源ＶＤＤとアースとの間に直列接続されたＰ
チャンネル・トランジスタ（Ｐ８）とＮチャンネル・ト
ランシスタ（Ｎ８）とからなるＣＭＯＳによって構成さ
れたインハータ（Ｉ４）の入力に接続され，該インバー
タ（１４）の出力はＤラッチ（１６）のセンス入力に接
続さ・れて・いる． 第１図のＳＲラッチ回路（４０）において、論理回路（
２１）中のＰチャンネル・トランジスタ（Ｐ６）、（Ｐ
７）、Ｎチャンネル・トランジスタ（Ｎ６）、（Ｎ７）
、およびインバータ（Ｉ４）はセット入力とリセット入
力に対するＯＲ回路として動作する。すなわち，セット
入力Ｓ＝１，リセット入力Ｒ＝０のときは，トランジス
タ（Ｐ６）、（Ｎ７）がオン，トランジスタ（Ｐ７）、
（Ｎ６）がオフになり、ライン（２３）すなわちインハ
ータ（Ｉ４）の入力はＯになる。従って，インハータ（
■４）の出力すなわちＤラッチ（ｌ６）のセンス入力は
ｌになり、このときデータ入力は１てあるからＱ出力は
１．Ｑ出力は０になり、当ｊｔｓＲラッチ回路（４０）
はセット状態になる．Ｓ＝０、Ｒ＝ｌのときは、トラン
ジスタ（Ｐ７）、（Ｎ６）がオン、トランジスタ（Ｐ６
）、（Ｎ７）がオフになるから、ライン（２３）すなわ
ちインバータ（Ｉ４）の入力は０になる．従って、イン
バータ（１４）の出力すなわちＤラツチ（ｌ６）のセン
ス入力はｌになり、このときデータ入力はＯであるから
、Ｑ出力はＯ，Ｑ出力はｌになり，当該ＳＲラッチ回路
（４０）はリセット状態になる。Ｓ＝Ｒ＝Ｏのときは、
トランジスタ（Ｐ６）、（Ｐ７）はオン、トランジスタ
（Ｎ５）、（Ｎ７）はオフになるから，インハータ（■
４）の入力はｌになる。従って、この場合はインバータ
（Ｉ４）の出力すなわちＤラッチ（ｌ６）のセンス入力
はＯであるから，セット入力Ｓの論理レベルには関係な
くＤラッチ（１６）は直前のデータ入力の状態を保持し
、当該ＳＲラッチ回路（４０）は保持状態をとる。Ｓ＝
Ｒ＝１のときは，トランジスタ（Ｐ６）． （Ｐ７）は
オフ、トランジスタ（Ｎ６）、（Ｎ７）はオンで イン
ハータ（！４）の入力はＯになる。従って、インバータ
（ｌ４）の出力すなわちＤラッチ（１６）のセンス入力
はｌになり、このときデータ入力は１てあるから、Ｑ出
力はｌ．ｄ出力はＯで当該ＳＲラッチ回路（４０）はセ
ット状態になる。かくして、第１図のＳＲラッチ回路（
４０）はＳ＝Ｒ＝１のときセット優先型のＳＲラッチ回
路として動作する。この状態からＳ＝Ｒ＝Ｏに変化して
も，Ｄラッチ（１６）のセンス入力はＯであるから，当
該ＳＲラッチ回路（４０）は保持状態になりその状態は
特定される。この第１の実施例のＳＲラッチ回路（４０
）においては、セット人力Ｓ、リセッ１一人力Ｒの論理
レベルの組合せ如何に拘らず、スタティックな状態では
正電源Ｖ。Ｄとアースとの間に電流は流れないから、消
費電力は極めて小さい。
、正’７ｉ ａ ｖ ｏ ｏとライン（２３）との間に
は例えばＭ Ｏ Ｓ １５ Ｐチャンネル・トランジス
タ（Ｐ６）、（Ｐ７）か直列接続され、またライン（２
３以アースとの間には同様にＭＯＳ型Ｎチャンネル・ト
ランシスタ（Ｎ６）、（Ｎ７）か並列に接続されている
。そして、リセット入力端子（１）はトランジスタ（Ｐ
６）、（Ｎ６）の各ゲートに接続され、セット入力端子
（３）はトランシスタ（Ｐ７）． （Ｎ７）の各ゲート
に接続され、ｆ１つライン（２Ｚ）を経てＤラッチ（ｌ
５）のデータ入力に接続されている。また、ライン（２
３）は正電源ＶＤＤとアースとの間に直列接続されたＰ
チャンネル・トランジスタ（Ｐ８）とＮチャンネル・ト
ランシスタ（Ｎ８）とからなるＣＭＯＳによって構成さ
れたインハータ（Ｉ４）の入力に接続され，該インバー
タ（１４）の出力はＤラッチ（１６）のセンス入力に接
続さ・れて・いる． 第１図のＳＲラッチ回路（４０）において、論理回路（
２１）中のＰチャンネル・トランジスタ（Ｐ６）、（Ｐ
７）、Ｎチャンネル・トランジスタ（Ｎ６）、（Ｎ７）
、およびインバータ（Ｉ４）はセット入力とリセット入
力に対するＯＲ回路として動作する。すなわち，セット
入力Ｓ＝１，リセット入力Ｒ＝０のときは，トランジス
タ（Ｐ６）、（Ｎ７）がオン，トランジスタ（Ｐ７）、
（Ｎ６）がオフになり、ライン（２３）すなわちインハ
ータ（Ｉ４）の入力はＯになる。従って，インハータ（
■４）の出力すなわちＤラッチ（ｌ６）のセンス入力は
ｌになり、このときデータ入力は１てあるからＱ出力は
１．Ｑ出力は０になり、当ｊｔｓＲラッチ回路（４０）
はセット状態になる．Ｓ＝０、Ｒ＝ｌのときは、トラン
ジスタ（Ｐ７）、（Ｎ６）がオン、トランジスタ（Ｐ６
）、（Ｎ７）がオフになるから、ライン（２３）すなわ
ちインバータ（Ｉ４）の入力は０になる．従って、イン
バータ（１４）の出力すなわちＤラツチ（ｌ６）のセン
ス入力はｌになり、このときデータ入力はＯであるから
、Ｑ出力はＯ，Ｑ出力はｌになり，当該ＳＲラッチ回路
（４０）はリセット状態になる。Ｓ＝Ｒ＝Ｏのときは、
トランジスタ（Ｐ６）、（Ｐ７）はオン、トランジスタ
（Ｎ５）、（Ｎ７）はオフになるから，インハータ（■
４）の入力はｌになる。従って、この場合はインバータ
（Ｉ４）の出力すなわちＤラッチ（ｌ６）のセンス入力
はＯであるから，セット入力Ｓの論理レベルには関係な
くＤラッチ（１６）は直前のデータ入力の状態を保持し
、当該ＳＲラッチ回路（４０）は保持状態をとる。Ｓ＝
Ｒ＝１のときは，トランジスタ（Ｐ６）． （Ｐ７）は
オフ、トランジスタ（Ｎ６）、（Ｎ７）はオンで イン
ハータ（！４）の入力はＯになる。従って、インバータ
（ｌ４）の出力すなわちＤラッチ（１６）のセンス入力
はｌになり、このときデータ入力は１てあるから、Ｑ出
力はｌ．ｄ出力はＯで当該ＳＲラッチ回路（４０）はセ
ット状態になる。かくして、第１図のＳＲラッチ回路（
４０）はＳ＝Ｒ＝１のときセット優先型のＳＲラッチ回
路として動作する。この状態からＳ＝Ｒ＝Ｏに変化して
も，Ｄラッチ（１６）のセンス入力はＯであるから，当
該ＳＲラッチ回路（４０）は保持状態になりその状態は
特定される。この第１の実施例のＳＲラッチ回路（４０
）においては、セット人力Ｓ、リセッ１一人力Ｒの論理
レベルの組合せ如何に拘らず、スタティックな状態では
正電源Ｖ。Ｄとアースとの間に電流は流れないから、消
費電力は極めて小さい。
第２図はこの発明によるＳＲラッチ回路の第２の実施例
を示す。第２の実施例のＳＲラッチ回路（５０）では、
論理回路（２１）はＭＯＳ型Ｐチャンネル・トランジス
タ（Ｐ６）、（．Ｐ７）． Ｎチャンネル・トランジス
タ（Ｎ６）， （Ｎ７）、およびＣＭＯＳて構成された
インバータ（１４）からなるＯＲ回路と、リセット入力
端子（１）とＤラッチ（１６）のデータ入力との間に接
続されたインハータ（Ｉ５）とによって構成されている
。インハータ（■５）はインバータ（■４）と同様に電
源ＶＤＤとアースとの間に直列接続されたＰチャンネル
・トランジスタ（Ｐ９）とＮチャンネル・トランジスタ
（Ｎ９）とからなる（？：ＭＯＳによって構成されてい
る． この第２の実施例によるＳＲラッチ回路（５０）では、
Ｓ＝１，Ｒ＝Ｏのときは、トランジスタ（Ｎ６）はオン
になるからインバータ（Ｉ４）の入力はＯ、出力は１で
、Ｄラッチ（１６）のセンス入力は１になる。また、イ
ンハータ（１５）の入力は０てあるから、出力はｌにな
り、Ｄラッチ（ｌ６）のデータ入力は１になる。従って
、Ｑ出力は１．Ｑ出力はＯて、当該ＳＲラッチ回路（５
０）はセット状態になる。Ｓ＝Ｏ．Ｒ＝１のときは、ト
ランジスタ（Ｐ７）はオフ，トランジスタ（Ｎ７）はオ
ンになるからインハータ（目）の入力は０、出力はｌで
，Ｄラッチ（ｌ６）のセンス入力はｌになる。また、イ
ンハータ（１５）の入力はｌてあるから，出力はＯにな
り、Ｄラッチ（１６）のデータ入力はＯになる。従って
、Ｑ出力はＯ．Ｑ出力はｌで、当該ＳＲラッチ回路（５
０）はリセット状態になる。Ｓ＝Ｒ＝０のときは、トラ
ンジスタ（Ｐ６）、（Ｐ７）はオン、トランジスタ（Ｎ
６）、（Ｎ７）はオフで、インハータ（■４）の入力は
１，出力は０で、Ｄラッチ（ｌ６）のセンス入力はＯに
なる。従って、当該ＳＲラッチ回路（５０）は直前の状
態を保持する保持状態をとる。Ｓ＝Ｒ＝１のときは、ト
ランジスタ（Ｐ６）、（Ｐ７）はオフ、トランジスタ（
Ｎ６）、（Ｎ７）はオンで、インバータ（ｌ４）の入力
は０、出力は１で、Ｄラッチ（１６）のセンス入力は１
になる．また、インバータ（Ｉ５）の入力はｌ、出力は
０で，Ｄラッチ（１６）のデータ入力はＯであるから，
Ｑ出力はＯ．Ｑ出力はｌで、出該、ＳＲラッチ回路（５
０）はリセット状態になる．従って、第２図に示す第２
の実施例のＳＲラッチ回路（５０）はＳ＝Ｒ＝１のとき
リセット優先型のＳＲラッチ回路として動作する。また
，Ｓ＝Ｒ＝１からＳ＝Ｒ＝Ｏに変化すると上記の保持状
態になり、その状態は特定される．上記第２の実施例の
ＳＲラッチ回路（５０）も第１図のＳＲラッチ回路（４
ロ）と同様に、セット人力Ｓ、リセット入力Ｒの論理レ
ベルの組合せ如何に拘らず，スタティックな状態では電
源Ｖ。Ｄとアースとの間に電流は流れないから、消費電
力は極めて小さい。
を示す。第２の実施例のＳＲラッチ回路（５０）では、
論理回路（２１）はＭＯＳ型Ｐチャンネル・トランジス
タ（Ｐ６）、（．Ｐ７）． Ｎチャンネル・トランジス
タ（Ｎ６）， （Ｎ７）、およびＣＭＯＳて構成された
インバータ（１４）からなるＯＲ回路と、リセット入力
端子（１）とＤラッチ（１６）のデータ入力との間に接
続されたインハータ（Ｉ５）とによって構成されている
。インハータ（■５）はインバータ（■４）と同様に電
源ＶＤＤとアースとの間に直列接続されたＰチャンネル
・トランジスタ（Ｐ９）とＮチャンネル・トランジスタ
（Ｎ９）とからなる（？：ＭＯＳによって構成されてい
る． この第２の実施例によるＳＲラッチ回路（５０）では、
Ｓ＝１，Ｒ＝Ｏのときは、トランジスタ（Ｎ６）はオン
になるからインバータ（Ｉ４）の入力はＯ、出力は１で
、Ｄラッチ（１６）のセンス入力は１になる。また、イ
ンハータ（１５）の入力は０てあるから、出力はｌにな
り、Ｄラッチ（ｌ６）のデータ入力は１になる。従って
、Ｑ出力は１．Ｑ出力はＯて、当該ＳＲラッチ回路（５
０）はセット状態になる。Ｓ＝Ｏ．Ｒ＝１のときは、ト
ランジスタ（Ｐ７）はオフ，トランジスタ（Ｎ７）はオ
ンになるからインハータ（目）の入力は０、出力はｌで
，Ｄラッチ（ｌ６）のセンス入力はｌになる。また、イ
ンハータ（１５）の入力はｌてあるから，出力はＯにな
り、Ｄラッチ（１６）のデータ入力はＯになる。従って
、Ｑ出力はＯ．Ｑ出力はｌで、当該ＳＲラッチ回路（５
０）はリセット状態になる。Ｓ＝Ｒ＝０のときは、トラ
ンジスタ（Ｐ６）、（Ｐ７）はオン、トランジスタ（Ｎ
６）、（Ｎ７）はオフで、インハータ（■４）の入力は
１，出力は０で、Ｄラッチ（ｌ６）のセンス入力はＯに
なる。従って、当該ＳＲラッチ回路（５０）は直前の状
態を保持する保持状態をとる。Ｓ＝Ｒ＝１のときは、ト
ランジスタ（Ｐ６）、（Ｐ７）はオフ、トランジスタ（
Ｎ６）、（Ｎ７）はオンで、インバータ（ｌ４）の入力
は０、出力は１で、Ｄラッチ（１６）のセンス入力は１
になる．また、インバータ（Ｉ５）の入力はｌ、出力は
０で，Ｄラッチ（１６）のデータ入力はＯであるから，
Ｑ出力はＯ．Ｑ出力はｌで、出該、ＳＲラッチ回路（５
０）はリセット状態になる．従って、第２図に示す第２
の実施例のＳＲラッチ回路（５０）はＳ＝Ｒ＝１のとき
リセット優先型のＳＲラッチ回路として動作する。また
，Ｓ＝Ｒ＝１からＳ＝Ｒ＝Ｏに変化すると上記の保持状
態になり、その状態は特定される．上記第２の実施例の
ＳＲラッチ回路（５０）も第１図のＳＲラッチ回路（４
ロ）と同様に、セット人力Ｓ、リセット入力Ｒの論理レ
ベルの組合せ如何に拘らず，スタティックな状態では電
源Ｖ。Ｄとアースとの間に電流は流れないから、消費電
力は極めて小さい。
第３図はこの発明によるＳＲラッチ回路の第３の実施例
で、リセット入力端子（１）は正電源■。Ｄとアースと
の間に直列に接続されたＰチャンネル・トランジスタ（
ｐｔｏ）とＮチャンネル・トランジスタ（ＮＩＯ）から
なるＣＭＯＳによって構成されたインバータ（【６）の
入力に接続され、また、スイッチ（ＳＷ：ｌ）のＭＯＳ
型Ｐチャンネル・トランジスタ（Ｐ１２）のゲートおよ
びスイッチ（ＳＷ４）のＭＯＳ型Ｎチャンネル・トラン
ジスタ（Ｎ１３）のゲートにそれぞれ接続されている。
で、リセット入力端子（１）は正電源■。Ｄとアースと
の間に直列に接続されたＰチャンネル・トランジスタ（
ｐｔｏ）とＮチャンネル・トランジスタ（ＮＩＯ）から
なるＣＭＯＳによって構成されたインバータ（【６）の
入力に接続され、また、スイッチ（ＳＷ：ｌ）のＭＯＳ
型Ｐチャンネル・トランジスタ（Ｐ１２）のゲートおよ
びスイッチ（ＳＷ４）のＭＯＳ型Ｎチャンネル・トラン
ジスタ（Ｎ１３）のゲートにそれぞれ接続されている。
インバータ（■６）の出力はスイッチ（ＳＷ：ｌ）のＭ
ＯＳ型Ｎチャンネル・トランジスタ（Ｎ１２）のゲート
と、スイッチ（ＳＷ４）のＭＯＳ型Ｐチャンネル・トラ
ンジスタ（Ｐ１３）のゲートにそれぞれ接続されている
。セット入力端子（３）はスイッチ（ＳＷ：ｌ）を介し
てＤラッチ（１６）のセンス入力に結合され、且つライ
ン（２４）を経てＤラッチ（１６）のデータ入力に直接
接続され、さらに正電源ＶＤＯとアースとの間に直列に
接続されたＰチャンネル・トランジスタ（Ｐｌｌ）とＮ
チャンネル・トランジスタ（Ｎｉｌ）とからなるＣＭＯ
Ｓによって構成されたインバータ（ｌ７）の入力に接続
されている。
ＯＳ型Ｎチャンネル・トランジスタ（Ｎ１２）のゲート
と、スイッチ（ＳＷ４）のＭＯＳ型Ｐチャンネル・トラ
ンジスタ（Ｐ１３）のゲートにそれぞれ接続されている
。セット入力端子（３）はスイッチ（ＳＷ：ｌ）を介し
てＤラッチ（１６）のセンス入力に結合され、且つライ
ン（２４）を経てＤラッチ（１６）のデータ入力に直接
接続され、さらに正電源ＶＤＯとアースとの間に直列に
接続されたＰチャンネル・トランジスタ（Ｐｌｌ）とＮ
チャンネル・トランジスタ（Ｎｉｌ）とからなるＣＭＯ
Ｓによって構成されたインバータ（ｌ７）の入力に接続
されている。
インハータ（ｌ７）の出力はスイッチ（ＳＷ４）を介し
てＤラッチ（ｌ６）のセンス入力に結合されている。第
３図の論理回路（２１）におけるインハータ（■６）、
（１７）およびスイッチ（ＳＷ３） ． （ＳＷ４）は
リセット人力Ｒとセット人力Ｓに対する排他的ＯＲ （
ＥＸＯＲ）回路として動作する。第３図に示す第３の実
施例によるＳＲラッチ回路において、セット入力Ｓ＝１
、リセット入力Ｒ＝０のときは、インバータ（■６）の
出力は１で，スイッチ（ＳＷ３）はオン、スイッチ（Ｓ
Ｗ４）はオフになり，セット入力Ｓ＝１はスイッチ（Ｓ
Ｗ３）を介してＤラッチ（ｌ６）のセンス入力に供給さ
れる。また、Ｄラッチ（１６）のデータ入力もｌである
。よって、Ｑ出力は１，Ｑ出力はＯで，当該ＳＲラッチ
回路（６０）はセット状態になる。Ｓ＝Ｏ、Ｒ＝１のと
きは、スイッチ（ＳＷ：ｌ）はオフ、スイッチ（ＳＷ４
）はオンになり、インバータ（１７）の出力ｌはスイッ
チ（ＳＷ４）を介してＤラツチ（１６）のセンス入力に
供給される。このときＤラツチ（ｌ６）のデータ入力は
０であるから、Ｑ出力は０、ｑ出力はｌで、当該ＳＲラ
ッチ回路（６０）はリセット状態になる，Ｓ＝Ｒ＝Ｏの
ときは、スイッチ（ＳＷ３）はオン、スイッチ（ＳＷ４
）はオフで、セット人力Ｓ＝０がスイッチ（ＳＷ３）を
介してＤラッチ（１６）のセンス入力に供給される．よ
って、Ｄラツチ（１６）はデータ入力の論理レベル如何
に拘らず直前の状態を保持し、当該ＳＲラッチ回路（６
０）は保持状態になる。また．Ｓ＝Ｒ＝１のときは、ス
イッチ（ＳＷ３）はオフ、スイッチ（ＳＷ４）はオンで
、インバータ（１７）の出力Ｏはスイッチ（ＳＷ４）を
介してＤラッチ（１６）のセンス入力に供給される。よ
って、Ｄラッチ（ｌ６）はデータ入力の論理レベル如何
に拘らず直前の状態を保持し、当該ＳＲラッチ回路は保
持状態をとる。さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に変
化したときも、保持状態を特定することかできる。この
第３の実施例によるＳＲラッチ回路も、第１および第２
の実施例によるＳＲラッチ回路と同様にセット人力Ｓ、
リセット入力Ｒの論理レベルの組合せ如何に拘らず、ス
タティックな状態では電源■。Ｉ）とアースとの間に電
流は流れないから、消費電力は極めて小さい。
てＤラッチ（ｌ６）のセンス入力に結合されている。第
３図の論理回路（２１）におけるインハータ（■６）、
（１７）およびスイッチ（ＳＷ３） ． （ＳＷ４）は
リセット人力Ｒとセット人力Ｓに対する排他的ＯＲ （
ＥＸＯＲ）回路として動作する。第３図に示す第３の実
施例によるＳＲラッチ回路において、セット入力Ｓ＝１
、リセット入力Ｒ＝０のときは、インバータ（■６）の
出力は１で，スイッチ（ＳＷ３）はオン、スイッチ（Ｓ
Ｗ４）はオフになり，セット入力Ｓ＝１はスイッチ（Ｓ
Ｗ３）を介してＤラッチ（ｌ６）のセンス入力に供給さ
れる。また、Ｄラッチ（１６）のデータ入力もｌである
。よって、Ｑ出力は１，Ｑ出力はＯで，当該ＳＲラッチ
回路（６０）はセット状態になる。Ｓ＝Ｏ、Ｒ＝１のと
きは、スイッチ（ＳＷ：ｌ）はオフ、スイッチ（ＳＷ４
）はオンになり、インバータ（１７）の出力ｌはスイッ
チ（ＳＷ４）を介してＤラツチ（１６）のセンス入力に
供給される。このときＤラツチ（ｌ６）のデータ入力は
０であるから、Ｑ出力は０、ｑ出力はｌで、当該ＳＲラ
ッチ回路（６０）はリセット状態になる，Ｓ＝Ｒ＝Ｏの
ときは、スイッチ（ＳＷ３）はオン、スイッチ（ＳＷ４
）はオフで、セット人力Ｓ＝０がスイッチ（ＳＷ３）を
介してＤラッチ（１６）のセンス入力に供給される．よ
って、Ｄラツチ（１６）はデータ入力の論理レベル如何
に拘らず直前の状態を保持し、当該ＳＲラッチ回路（６
０）は保持状態になる。また．Ｓ＝Ｒ＝１のときは、ス
イッチ（ＳＷ３）はオフ、スイッチ（ＳＷ４）はオンで
、インバータ（１７）の出力Ｏはスイッチ（ＳＷ４）を
介してＤラッチ（１６）のセンス入力に供給される。よ
って、Ｄラッチ（ｌ６）はデータ入力の論理レベル如何
に拘らず直前の状態を保持し、当該ＳＲラッチ回路は保
持状態をとる。さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に変
化したときも、保持状態を特定することかできる。この
第３の実施例によるＳＲラッチ回路も、第１および第２
の実施例によるＳＲラッチ回路と同様にセット人力Ｓ、
リセット入力Ｒの論理レベルの組合せ如何に拘らず、ス
タティックな状態では電源■。Ｉ）とアースとの間に電
流は流れないから、消費電力は極めて小さい。
（発明の効果）
以上のように、この発明によるＳＲラッチ回路は、公知
のＤラッチにＯＲ回路、インハータ、あるいはＥＸＯＲ
回路からなる簡単な構造の論理回路を付加するだけで構
成され、セット入力端子、リセット入力端子に供給され
る論理レベルの組合せ如何に拘らず相補関係の保たれた
出力か得られ，さらにセット入力Ｓ＝１、リセット入力
Ｒ＝１のときもセット優先、リセット優先、あるいは保
持状態を定義することができ，Ｓ＝Ｒ＝１からＳ＝Ｒ＝
０に変化したときもその状態を定義することができる． また、この発明のＳＲラッチ回路では、これに使用され
ているＤラッチ（ｌ６）、論理回路（２１）共、正電極
ＶＤＤとアースとの間にはＣＭＯＳからなるインバータ
が接続されているのみであるから、電流は論理変化時の
み流れ、スタティックな状態では流れないから、消費電
力は第６図（ｂ）、第７図（ｂ）に示す従来のＳＲラッ
チ回路に比して約ｌ／６乃至１／７に減少した． 第１図乃至第３図に示す本発明の各実施例のＳＲラッチ
回路、第６図（ｂ）、第７図（ｂ）の従来の各ＳＲラッ
チ回路について，電源ｖＩ）。の電圧を５Ｖ（ボルト）
、室温を２７℃に保ち、セット人力Ｓに立上り、立下り
時間が共に２ｎｓ（ナノ秒）、周期５０ｎｓ、デューテ
ィ・サイクル５０％のパルスを供給し、リセット入力Ｒ
に立上り、立下り時間か共に２ｎｓ、周期１００ｎｓ
．デューティ・サイクル５０％のパルスを印加して、１
０００ｎｓ （ナノ秒）までシミュレーションした所，
次のような結果か得られた０．３５）３ ０．：ｌ５１０ ０．：ｌ５０６ ０．３５０：１ ０．３４９９ ０．３４９５ ０．３４９２ ０．３４８４ ０．３４８５ ０．３４８６ ０．３４８５ ０．３４８７ ０．３４８９ ０．３４９０ ０．３４９２ ０．３４９３ ０．：ｌ４９４ ０．３４９５ ０．：！４９６ ０．：１４９７ ０．３４９８ ０．３４９９ ０．３５０１ ０．３５０２ ０．３５０：１ ０．３５０４ ０．３５０５ ロ．３ＳＯｆｉ Ｏ．３５０７ ０．：ｌｌ５０８ 以上のデータから明らかなように、第１図に承り一本発
明の第１の実施例では，平均の動作電流か約０．０５４
ｍＡ ，第２図に示す本発明の第２の実施例では、０．
０５４ｍＡ ．第３図に示す本発明の第３の実施例では
、０．０５６園八であるのに対し，第６図（ｂ）に示す
従来のＳＲラッチ回路では平均動作電流か０．：！１ｍ
Ａ．第７図（ｂ）に示す従来のＳＲラッチ回路”Ｃは平
均動作電流が０．３５ｍＡであった。よって、本発明の
ＳＲラッチ回路では、消費電流、従って消費電力は従来
のＳＲラッチ回路のｌ／６乃至１／７になる。よって、
本願発明のＳＲラッチ回路は、特に容量か限られた電池
で動作するシステムで使用して大きな効果か得られる。
のＤラッチにＯＲ回路、インハータ、あるいはＥＸＯＲ
回路からなる簡単な構造の論理回路を付加するだけで構
成され、セット入力端子、リセット入力端子に供給され
る論理レベルの組合せ如何に拘らず相補関係の保たれた
出力か得られ，さらにセット入力Ｓ＝１、リセット入力
Ｒ＝１のときもセット優先、リセット優先、あるいは保
持状態を定義することができ，Ｓ＝Ｒ＝１からＳ＝Ｒ＝
０に変化したときもその状態を定義することができる． また、この発明のＳＲラッチ回路では、これに使用され
ているＤラッチ（ｌ６）、論理回路（２１）共、正電極
ＶＤＤとアースとの間にはＣＭＯＳからなるインバータ
が接続されているのみであるから、電流は論理変化時の
み流れ、スタティックな状態では流れないから、消費電
力は第６図（ｂ）、第７図（ｂ）に示す従来のＳＲラッ
チ回路に比して約ｌ／６乃至１／７に減少した． 第１図乃至第３図に示す本発明の各実施例のＳＲラッチ
回路、第６図（ｂ）、第７図（ｂ）の従来の各ＳＲラッ
チ回路について，電源ｖＩ）。の電圧を５Ｖ（ボルト）
、室温を２７℃に保ち、セット人力Ｓに立上り、立下り
時間が共に２ｎｓ（ナノ秒）、周期５０ｎｓ、デューテ
ィ・サイクル５０％のパルスを供給し、リセット入力Ｒ
に立上り、立下り時間か共に２ｎｓ、周期１００ｎｓ
．デューティ・サイクル５０％のパルスを印加して、１
０００ｎｓ （ナノ秒）までシミュレーションした所，
次のような結果か得られた０．３５）３ ０．：ｌ５１０ ０．：ｌ５０６ ０．３５０：１ ０．３４９９ ０．３４９５ ０．３４９２ ０．３４８４ ０．３４８５ ０．３４８６ ０．３４８５ ０．３４８７ ０．３４８９ ０．３４９０ ０．３４９２ ０．３４９３ ０．：ｌ４９４ ０．３４９５ ０．：！４９６ ０．：１４９７ ０．３４９８ ０．３４９９ ０．３５０１ ０．３５０２ ０．３５０：１ ０．３５０４ ０．３５０５ ロ．３ＳＯｆｉ Ｏ．３５０７ ０．：ｌｌ５０８ 以上のデータから明らかなように、第１図に承り一本発
明の第１の実施例では，平均の動作電流か約０．０５４
ｍＡ ，第２図に示す本発明の第２の実施例では、０．
０５４ｍＡ ．第３図に示す本発明の第３の実施例では
、０．０５６園八であるのに対し，第６図（ｂ）に示す
従来のＳＲラッチ回路では平均動作電流か０．：！１ｍ
Ａ．第７図（ｂ）に示す従来のＳＲラッチ回路”Ｃは平
均動作電流が０．３５ｍＡであった。よって、本発明の
ＳＲラッチ回路では、消費電流、従って消費電力は従来
のＳＲラッチ回路のｌ／６乃至１／７になる。よって、
本願発明のＳＲラッチ回路は、特に容量か限られた電池
で動作するシステムで使用して大きな効果か得られる。
第１図はこの発明によるＳＲラッチ回路の第１の実施例
の論理回路図，第２図はこの発明によるＳＲラッチ回路
の第２の実施例の論理回路図、第３図はこの発明による
ＳＲラッチ回路の第３の実施例の論理回路図、第４図は
この発明によるＳＲラッチ回路で使用されるＤラッチの
一例を示す図、第５，第６図（ａ） ． （ｂ） ．第
７図（ａ） ． （ｂ）はそれぞれ従来の代表的なＳＲ
ラッチ回路を示す論理回路図である。 （１）・・・・リセット入力、（３）・・・・セ・ント
入力，（５）・・・・Ｑ出力端子、（６）・・・・Ｑ出
力端子， （１６）・・・・Ｄラッチ、（２１）・・・
・論理回路、（２２）・・・・ライン、（２３）・・・
・ライン、（２４）・・・・ライン、（１４）〜（］７
）・・・・インバータ、（ＳＷ：ｌ） 、（ＳＷ４）・
・・・スイッチ、（Ｐ６）〜（Ｐ１３）・・・・ＭＯＳ
型Ｐチャンネル・トランジスタ、（Ｎ６）〜（Ｎｌ：ｌ
）・・・・ＭＯＳ型Ｎチャンネル・トランジスタ。 代 理 人 大 岩 増 雄亮７
図
の論理回路図，第２図はこの発明によるＳＲラッチ回路
の第２の実施例の論理回路図、第３図はこの発明による
ＳＲラッチ回路の第３の実施例の論理回路図、第４図は
この発明によるＳＲラッチ回路で使用されるＤラッチの
一例を示す図、第５，第６図（ａ） ． （ｂ） ．第
７図（ａ） ． （ｂ）はそれぞれ従来の代表的なＳＲ
ラッチ回路を示す論理回路図である。 （１）・・・・リセット入力、（３）・・・・セ・ント
入力，（５）・・・・Ｑ出力端子、（６）・・・・Ｑ出
力端子， （１６）・・・・Ｄラッチ、（２１）・・・
・論理回路、（２２）・・・・ライン、（２３）・・・
・ライン、（２４）・・・・ライン、（１４）〜（］７
）・・・・インバータ、（ＳＷ：ｌ） 、（ＳＷ４）・
・・・スイッチ、（Ｐ６）〜（Ｐ１３）・・・・ＭＯＳ
型Ｐチャンネル・トランジスタ、（Ｎ６）〜（Ｎｌ：ｌ
）・・・・ＭＯＳ型Ｎチャンネル・トランジスタ。 代 理 人 大 岩 増 雄亮７
図
Claims (4)
- （１）データ入力およびセンス入力と、Ｑ出力および＠
Ｑ＠出力とを具備し、上記Ｑ出力がＱ出力端子に、＠Ｑ
＠出力が＠Ｑ＠出力端子にそれぞれ接続されたＤラッチ
と、 上記Ｄラッチの上記各入力とセット入力端子およびリセ
ット入力端子との間に接続された論理回路とからなるＳ
Ｒラッチ回路であって、 上記セット入力端子に供給される信号をＳ、リセット入
力端子に供給される信号をＲで表わすと、上記論理回路
は、Ｓ＝１、Ｒ＝０のとき上記ＳＲラッチ回路をセット
状態とし、Ｓ＝０、Ｒ＝１のとき上記ＳＲラッチ回路を
リセット状態とし、Ｓ＝Ｒ＝０のとき上記ＳＲラッチ回
路を直前の状態を保持する保持状態とし、Ｓ＝Ｒ＝１の
とき上記ＳＲラッチ回路をセット状態、リセット状態、
保持状態のうちのいずれかの状態とするように上記Ｄラ
ッチのデータ入力およびセンス入力に供給される信号の
論理レベルを設定するものであることを特徴とするＳＲ
ラッチ回路。 - （２）論理回路は、第１の入力がリセット入力端子に接
続され、第２の入力がセット入力端子に接続され、出力
がＤラッチのセンス入力に接続されたＯＲ回路と、上記
セット入力端子を上記Ｄラッチのデータ入力に接続する
ラインとからなることを特徴とする請求項１記載のＳＲ
ラッチ回路。 - （３）論理回路は、第１の入力がセット入力端子に接続
され、第２の入力がリセット入力端子に接続され、出力
がＤラッチのセンス入力に接続されたＯＲ回路と、入力
が上記リセット入力端子に接続され、出力が上記Ｄラッ
チのデータ入力に接続されたインバータ回路とからなる
ことを特徴とする請求項１記載のＳＲラッチ回路。 - （４）論理回路は、第１の入力がリセット入力端子に接
続され、第２の入力がセット入力端子に接続され、出力
がＤラッチのセンス入力に接続されたＥＸＯＲ回路と、
上記セット入力端子を上記Ｄラッチのデータ入力に接続
するラインとからなることを特徴とする請求項１記載の
ＳＲラッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249625A JP2570436B2 (ja) | 1989-02-21 | 1989-09-26 | Ｓｒラッチ回路 |
| US07/456,335 US5051610A (en) | 1989-02-21 | 1989-12-26 | SR latch circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249089 | 1989-02-21 | ||
| JP1-42490 | 1989-02-21 | ||
| JP1249625A JP2570436B2 (ja) | 1989-02-21 | 1989-09-26 | Ｓｒラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290320A true JPH02290320A (ja) | 1990-11-30 |
| JP2570436B2 JP2570436B2 (ja) | 1997-01-08 |
Family
ID=26382194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249625A Expired - Fee Related JP2570436B2 (ja) | 1989-02-21 | 1989-09-26 | Ｓｒラッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5051610A (ja) |
| JP (1) | JP2570436B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO2009133749A1 (en) * | 2008-04-29 | 2009-11-05 | Sharp Kabushiki Kaisha | Digital logic circuit, shift register and active matrix device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303350A (en) * | 1990-12-20 | 1994-04-12 | Acer Incorporated | Circuit for initializing registers using two input signals for writing default value into D-latch after a reset operation |
| FR2692072A1 (fr) * | 1992-06-05 | 1993-12-10 | Sgs Thomson Microelectronics | Bascule bistable à commande de réinitialisation. |
| US5781053A (en) * | 1996-08-21 | 1998-07-14 | Advanced Micro Devices Inc. | Positive edge triggered flip flop |
| USD408360S (en) * | 1998-02-04 | 1999-04-20 | Itt Manufacturing Enterprises, Inc. | Connector |
| US6657472B1 (en) * | 2002-04-25 | 2003-12-02 | Cypress Semiconductor Corp. | Circuit, system, and method for programmably setting an input to a prioritizer of a latch to avoid a non-desired output state of the latch |
| US8004321B2 (en) * | 2008-05-16 | 2011-08-23 | Micrel, Inc. | Method of implementing power-on-reset in power switches |
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| US10230356B2 (en) * | 2017-02-27 | 2019-03-12 | Allegro Microsystems, Llc | High-side output transistor circuit |
| CN112953498B (zh) * | 2021-04-12 | 2022-05-03 | 杭州电子科技大学 | 一种带异步置位复位的cmos混合型sr忆阻锁存器电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643329U (ja) * | 1987-06-25 | 1989-01-10 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609569A (en) * | 1970-07-09 | 1971-09-28 | Solid State Scient Devices Cor | Logic system |
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| JPS5991723A (ja) * | 1982-11-18 | 1984-05-26 | Fujitsu Ltd | ラツチ回路 |
-
1989
- 1989-09-26 JP JP1249625A patent/JP2570436B2/ja not_active Expired - Fee Related
- 1989-12-26 US US07/456,335 patent/US5051610A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643329U (ja) * | 1987-06-25 | 1989-01-10 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO2009133749A1 (en) * | 2008-04-29 | 2009-11-05 | Sharp Kabushiki Kaisha | Digital logic circuit, shift register and active matrix device |
| JP2011514701A (ja) * | 2008-04-29 | 2011-05-06 | シャープ株式会社 | デジタル論理回路、シフトレジスタ、およびアクティブマトリクス装置 |
| US8107587B2 (en) | 2008-04-29 | 2012-01-31 | Sharp Kabushiki Kaisha | Digital logic circuit, shift register and active matrix device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5051610A (en) | 1991-09-24 |
| JP2570436B2 (ja) | 1997-01-08 |
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|---|---|---|---|
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