JPH02290321A - タイミング同期化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はタイミング同期化回路に関し、特に、多数の信
号のタイミング変化に対応するタイミング同期化回路に
関する。

〔従来の技術〕

従来、この種のタイミング同期化回路は、第４図に一例
が示されるように、Ｄ？フリップフロップ２ｌ、２２お
よび２３を備えて構成されており、外部から入力される
入力信号１０７は、それぞれＤ型フリップフロップ２ｌ
、２２および２３の対応するＤ端子に入力される。一方
、外部からは、所定の制御信号１０８も入力されており
、Ｄ型フリップフロッ１２ｌ、２２および２３の対応す
るＣ端子に入力される．第５図（ａ），（ｂ）および（
Ｃ）は、本従来例における動作タイミング図の一例を示
しており、第５図（ａ）に示される入力信号１０７に対
して、制御信号１０８は、第５図（ｂ）に示されるタイ
ミングにおいて、各Ｄ型フリップフロップのＣ端子に入
力される．この制御信号１０８により制御されて、Ｄ型
フリップフロップ２１．２２および２３の各Ｑ端子から
は、第５図（Ｃ）に示されるように、タイミングを同期
化された出力信号１０９が出力される．また、タイミン
グ同期化回路の他の従来例（図示されない）としては、
入力信号線上に時間調整用の遅延回路を付加し、前後す
る信号のタイミングを前記遅延回路を用いて調整し、各
信号の同期化を図る方式も行われている。

〔発明が解決しようとする課題〕

上述した従来のタイミング同期化回路においては、第４
図において示した前者の従来例の場合には、タイミング
同期化回路におけるタイミング同期を規制する同期化制
御信号を、外部から導入する必要があるという欠点があ
り、また、後者の従来例の場合には、微妙な遅延時間調
整が必要になるという欠点がある． 〔課題を解決するための手段〕 本発明のタイミング同期化回路は、外部から入力される
複数系列の入力信号の各タイミングをそれぞれ検出して
、前記各タイミングに対応する同期化制御信号を出力す
るタイミング検出回路と、前記同期化制御信号を介して
、前記外部から入力される複数系列の入力信号の各タイ
ミングを同期化して出力する同期化回路と、を備えて構
成される。

〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は本発明の基本構成図、第２図は本発明の一実施例を示
す回路図、第３図（ａ）．（ｂ），　（ｃ），（ｄ），
　（ｅ），　（ｆ’），　（ｇ）．　（ｈ）および（ｉ
）は、前記一実施例における動作タイミング図である。

第１図に示されるように、本発明は、基本的には、外部
から入力される複数系列の入力信号１０１の各タイミン
グを検出し、前記各タイミングに対応する同期化制御信
号１０２を出力するタイミング検出回路２と、同期化制
御信号１（｝２を介１〜で、訂記外部から入力される複
数系列の入力信号Ｌｏｔの各タイミングを同期化して出
力する同期化回路１とを備えて構成されており、同ｊＵ
Ｉ化回２８１がらは同期化された複数系列の出力信号＋
０３が出力される。

第２図に示される一実，９Ｉ！例においては、同期化回
路１７は、Ｄ型フリップフロツプ３〜５により構成され
、タイミング検出回路１８は、Ｄ型フリップ７ロッ１６
〜８と、ＥＸＯＲゲート９〜１１と、遅延回路１２〜ｌ
５と、ＡＮＤゲート１６と、を含んで構成される， 以下、第２図および第３図を参照して、前記一実施例の
動作につき説明する。第２図において、３系列より成る
入力信号１０４は、それぞれ対応するＤ型フリップフロ
ップ３、４および５のＤ端子に入力されるとともに、Ｅ
ＸＯＲゲート９、１０およびｌ１の一方の入力側と、そ
れぞれ遅延回路１２、Ｉ３および１４を介して、ＥＸＯ
Ｒゲート９、１０および１１の他方の入力側に入力され
る． ＥＸＯＲゲート９、ｌＯおよび１ｌの出力（第３図（ｂ
），（Ｃ）および（ｄ）参照）は、Ｄ型フリップフロッ
プ６、７および８のＣ端子に入力されており、Ｄ型フリ
ップフロップ６、７および８のＤ端子には、ハイレベル
が固定的に入力されている。Ｄ型フリップフロツプ６、
７および８のＱ端子の出力（第３図（ｅ），（ｆ）およ
び（ｇ）参照）はＡＮＤ回路１６に入力され、そのＡＮ
Ｄ回路１６の出力は、同期化回路１７に対する同期化制
御信号１０５（第３図（ｈ）参照）として、それぞれＤ
型フリップフロップ３、４および５のＣ端子に入力され
る。また、一方において、ＡＮＤ回路１６の出力は、遅
延回路１５を介し２て，それぞれＤ型フリップフロツブ
６、７および８のＲ端子に人力される。

３系列の入力信号１０４における各人力信号のレベル変
化のタイミングに対応して、ｌ〕型フリップフロップ６
、７および８のＱ’４　ｆより出力される信号レベルは
、それぞれ個別に逐次ハイレベルに遷移してゆく。Ｄ型
フリップフロッ１６．７および８の、全てのＱ端子より
出力される信号レベルがハイレベノレになるタイミン・
グ、すなわち、３系列の入力信号１０１の内で最も遅く
変化する信号のタイミングにおいて、ＡＮＤゲート１６
の出力信号、すなわち同期化制御信号１０５のレベルが
ハイレベルとなる。

同期化回路１７を形成するＤ型フリップフロップ３、４
および５のＣ端子に同期化信号１０５が入力されると、
Ｄ型フリップ７ロップ３、４および５のＤ端子に入力さ
れる入力信号１０１は、相互に完全に同期化されるとと
もに、同時に、遅延回路１５を介してＲ端子にバック入
力される同期化制御信号により、Ｄ型フリップフロッ１
６、７および８は共にリセットされ、次の入力信号の変
化に備える態勢がとられる。

以上の説明においては、一実施例として、３系列の入力
信号に対応して、それぞれ３個のＤ型フリップフロップ
、ＥＸＯＲゲートおよびＡＮＤゲートを用いて構成され
るタイミング同期化回路につき説明を行ったが、本発明
は、上記実施例に限定されることなく、他のＪＫフリッ
プフロップ、ラッチ回路、ＥＸＮＯＲゲート、ＯＲゲー
ト等の回路要素を用いて構成することによっても、同様
の効果が得られることは明らかである。

更に、外ばからの入力信号に対応する同期条件および同
期タイミング等の変更については、第１図におけるタイ
ミング検出回路２に含まれる論理回路の構成を修正する
ことにより、極めて容易に達せられる。

以上説明したように、本発明においては、外部から導入
される同期化制御信号を一切必要とすることなく、時間
調整用の遅延回路も全く不用である。

〔発明の効果〕

以上、詳細に説明したように、本発明は、外部から同期
化制御信号を導入する必要が一切無く、また、微妙なＡ
整を必要とする遅延回路の使用を排除したタイミング同
期化回路を提供することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の一実施
例を示す回路図、第３　１Ｕ　（ａ），（ｂ），（ｃ）
，（ｄ）．（ｅ）．（ｆ）．（ｇ＞．＜ｈ）および（１
）は、萌記一実施例における動作タイミング図、第４図
は、従来のタイミング同期回路例の回路図、第５図は而
記従来例における動作タイミング図である。 図において、１．１７・・・・・・同期化回路、２，１
８・・・・・・タイミング検出回路、３〜８，２１〜２
３・・・−・・Ｄ型フリップフロップ、　９〜１１・・
・・・・Ｅ　Ｘ　Ｏ　Ｒゲート、１２〜ｌ５・・・・・
・遅延回路、１６・−・・・ＡＮＤゲート。 代理人　弁理士　内　原　　７テ 第１図 第　２　図 第３図

Claims (1)

【特許請求の範囲】
1. 外部から入力される複数系列の入力信号の各タイミング
   をそれぞれ検出して、前記各タイミングに対応する同期
   化制御信号を出力するタイミング検出回路と、前記同期
   化制御信号を介して、前記外部から入力される複数系列
   の入力信号の各タイミングを同期化して出力する同期化
   回路と、を備えることを特徴とするタイミング同期化回
   路。