JPH02291010A - キースキャン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 キーボードの如く複数個のスイッチを配設したスイッチ
マトリクスにおいて、動作させたスイツチの入力を検出
するキースキャン回路に関し、メインＣＰＵの負担の軽
減及び低価格化を目的とし、 キーアドレスをカウントアップする為のカウンターＩＣ
と、該カウンターＩＣの出力により→；マトリクスを駆
動する為のデコーダＩＣ及びキーマトリクスをセンスす
るデータセレクタＩＣと、該データセレクタより検出さ
れた信号によりパルスを発生するパルス発生用ＩＣと、
該パルス発生用ＩＣからのパルス信号でカウンターＩＣ
のカウントを停止させる為のラッチ用ＩＣ及びメインＣ
ＰＵへの割り込み信号を発生させる為のランチ用ＩＣと
を具備するように構成する。

〔産業上の利用分野〕

本発明は、キーボードの如く複数個のスイッチを配設し
たスイッチマトリクスにおいて、動作させたスイッチの
入力を検出するキースキャン回路に関する。

〔従来の技術］ 従来のキーボードに用いられているキースキャン回路は
、第３図に示すように、ギーマトリクスＪのＸラインに
接続してデコーダ２が、Ｙラインにデータセレクタ３が
接続されており、該デコーダ２及びテータセレクタ３は
メインＣＰＵ４に接続されている。そしてデコーダ２と
データセレクタ３によりキーの押下を認識した後、キー
のチヤタリングを考慮してある時間（　１０　ｍｓ程度
）後再び先のキーがオンしているかどうかを見て、キー
が押下されていることを確認したら、確実に押下された
キーと認め、出力ライン５からコードアウトするように
なっている。

〔発明が解決しようとする課題〕

上記従来のキースキャン回路では、キー押下の再確認に
約１（ｌｍｓの時間を要し、メインＣＰＵで制御ずるに
は時間的な負担が大きい。このためキーボードに専用の
ＣＰＵを設け、メインＣＰＵの負担を軽減することも考
えられているが、この場合ばコス１一的に不利となるば
かりでなく、新たにキーボード専用のＣ　Ｉ）　ＬＪを
開発しなりればならないという問題が生ずる。

本発明は、上記従来の問題点に鑑み、メインＣ　Ｉ）　
Ｕの負担を軽減し、且つ低価格化を可能としたキースキ
ャン回路を提供することをＬＩ的とする。

〔課題を解決するだめの手段］ 十記目的を達成するために、本発明のキースキャン回路
は、キーアドレスをカウン１・アンブずる為のカウンタ
ーＩＣＩＯと、該カウンター１ｃ１０の出力によりキー
マ１リクス１１を駆動ずる為のデコーダＩＣ］２及びキ
ーマトリクス１１をセンスずるデータセレクタＩＣ］３
と、該データセレクタＩＣ１３より検出された信号によ
りパルスを発生ずるパルス発生用ＩＣ＋４と、該パルス
発生用ＩＣＩ４からのパルス信ぢでカウンターＩＣＩＯ
のカウンｌ・を停止させる為のラッチ用ＩＣ１５及びメ
インＣＰＩＪ−＼の割り込み信号を発生させる為のラッ
チ用ＩＣ１５’　　とを具郁］シたごとを特徴とする。

（作　用〕 第１図に示すように、メインＣＰＵからのクロンク信号
によりカウンター＋Ｃ１０をカウン１・アップさせ、デ
コータ川Ｃ１２及びデータセレクタＩＣ１３を動かし、
キースキャンを行う。

キースキャンによりキーオンが検出されるとパルス発生
用ＩＣ１４が働き、スイッチのチヤ・ンター時間以」一
のパルス幅をもつパルスが生成される。

そのパルスの立」ニリエッシによりラッチＩＣ１５を働
かせ、その出力をゲートＩＣ１６に伝え、その出力を禁
止してカウンｌ・値をオンしたキーのアドレスにて固定
する。

次にパルス発生用ＩＣ１４のパルス幅の時間が経過した
時、パルスの立下りエツシによりラ・ンチｌｃ１５’　
を働かせデータセレクタＩＣ１３の出力信号をメインＣ
ＰＵに割込信号ＩＲＱとして伝える。この時点でまだキ
ーがＯＮＬているならばメインＣ　Ｉ）　Ｕではこの割
込信号により割込処理を開始する。そしてカウンターＩ
Ｃ１．０の出力を読め込みオンしたキーのアドレスを認
識する。その後メインＣＰＵはラッチＩ　Ｃ］．５，　
１５゜のラッチをクリアし、通常の動作に復帰し、次の
キースキャンに移る。

パルス発生用ＩＣ１４のパルス幅の時間が経過した時点
でキーがＯＦＦＬていた時には、メインＣＰＵへの割込
信号は発生せずメインＣＰＵには負担がかからない。

〔実施例〕

第１図は本発明の実施例を示すブロック図である。

同回において、１０はキーアドレスをカウン１・アップ
ずる為のカウンターＩＣであり、１２ばカウンターＩＣ
１０により指示されたアドレスラインを駆動する為のデ
コーダ■Ｃである。１３は同じくカウンターＩＣＩＯに
より指示されたアドレスラインをセンスするデークセレ
クタＩＣである。

１４はデータセレクタＩＣ１３の出力信号（キオン信号
）によりパルスを発生させるパルス発生用ＩＣである。

■５はパルス発生用ＩＣ１４のパルスによりカウンター
ＩＣＩＯのカウントを停止させるための第１のラッチ用
ＩＣ、１５′は同じくパルス発生用ＩＣ１４のパルスに
よりメインＣＰＵに割込信号を発生させる為の第２のラ
・ソチ用ＩＣである。また１６はメインＣＰＵからのク
ロック信号と第１のラッチ用ＩＣ１５からの信号をＡＮ
Ｄ（又はＯＲ）させるゲート用Ｉ．Ｃである。

このように構成された本実施例の作用を第１図及び第２
図により説明する。

先ずメインＣＰＵからクロツク信号（第２図のａ）（こ
のクロック信号はＩＣデイレイ時間より充分に長いクロ
ックである）をゲート用ＩＣ１６を介してカウンターＩ
ＣＩＯに供給し、該カウンタＩＣをカウントアップさせ
、デコーダ［Ｃ１２及びデータセレクタＩＣを動かしキ
ーマトリクス１１においてキースキャンを行う。

キースキャンによりキ〜オンが検出されるとデータセレ
クタｌ３からパルス発生用ＩＣ１４に信号（第２図のｄ
）が送られ、該パルス発生用■Ｃ１４はスイッチのチ中
ツター時間以上のパルス幅をもったパルス（第２図のＣ
）を発生する。このパルス（ｅ）の立上りエッジにより
第１のラッチ用ＩＣ１５を働かせ、その出力（第２図の
ｂ）をゲートＩＣ１６に伝え、該ゲートＪＣ１６からの
出力（第２図のＣ）（カウンター人力信号）を禁止して
カウント値をオンしたキーのアドレスにて固定する。次
にパルス発生用ＴＣ１４のパルス（ｅ）のパルス幅の時
間が経過した時、そのパルスの立下りエッジにより第２
のラッチ用ＩＣ１５″を働かせメインＣＰＵへの割り込
み信号ＩＲＱ（第２図のｆ）を発生させ、これをメイン
ＣＰＵに伝達する。

メインＣＰＵでは第２のラッチ用ＩＣ１５’からの割り
込み信号ＩＲＱによりカウンターＩＣ１０．及びデータ
セレクタＩＣＩ３の値をデータハスを介して読み出すこ
とによりオンしたキーのアドレスを認識する。

その後メインＣＰＵはクリア信号（第２図のｄ）により
第１，第２のラッチ用Ｉ　Ｃ　１５．　１５’をクリア
し、通常の動作に復帰し、次のキースキャンに移る。

この様にメインＣＰＵでは割り込みがかかった時にカウ
ンター及びデータセレクタの出力を読み込むだけの処理
でオンキーを判別できる。従って従来の如くキー押下再
確認のための時間（約１０　ｍｓ　）が不要となり、そ
れだけ負荷が軽減される。また本実施例ではキーボード
専用のＣＰＵを用いていないので低価格でできる。

〔発明の効果〕

以上説明した様に本発明によれば、キースキャニング及
びキー検出後のスイッチのチャックフリー用のディレイ
までを自動的に行わせることにより、メインＣＰＵの９
担を軽減し、且つキーボード専用のＣＰＵを用いずとも
良いので低価格化が可能となる。

【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例のタイムチャートを示す図、 第３図は従来のキースキャン回路を示す図である。 図において、 １０はカウンターＩＣ、 １１はキーマトリクス、 １２はデコーダＩＣ， １３はデータセレクタＩＣ、 １４はパルス発生用ＩＣ、 １５．　１５”はラッチ用ＩＣ、 ｌ６はゲートＩＣ を示す。 ８３一

Claims (1)

【特許請求の範囲】
1. １、キーアドレスをカウントアップする為のカウンター
   ＩＣ（１０）と、該カウンターＩＣ（１０）の出力によ
   りキーマトリクス（１１）を駆動する為のデコーダＩＣ
   （１２）及びキーマトリクス（１１）をセンスするデー
   タセレクタＩＣ（１３）と、該データセレクタＩＣ（１
   ３）より検出された信号によりパルスを発生するパルス
   発生用ＩＣ（１４）と、該パルス発生用ＩＣ（１４）か
   らのパルス信号でカウンターＩＣ（１０）のカウントを
   停止させる為のラッチ用ＩＣ（１５）及びメインＣＰＵ
   への割り込み信号を発生させる為のラッチ用ＩＣ（１５
   ’）とを具備したことを特徴とするキースキャン回路。