JPH02291019A - ディジタル加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の多ビットの入力ワードを加算して１個
の多ビットの出力ワートを生成するためのディジタル加
算器に関する。

「発明の概要」 本発明に、複数の多ピントの入力ワードを加算して１個
の多ビットの出力ワードを生成するためのディジクル加
算器であって、所定のクロック周期を有するクロック信
号を生成するクロック発振器と、その入力ワードの夫々
同じ桁のビットを入力すると共に全て略同一の遅延時間
を有し、且つ各グループ内の全体の遅延時間がそのクロ
ック周期より小さい範囲でその入力ワードの各ビットの
桁の大きさに従ってグループ分けされ、このグループ分
けされた範囲で互いにカスケード接続された複数の加算
器と、その加算器の出力部に接続され、その各グループ
の夫々の桁の和出力ビットを入力するラッチ回路とその
各グループの夫々の１個の加算器より桁上げ出力ビット
を入力するラッチ回路とよりなる第１の１組のラッチ回
路と、その出力ワードの各ビットを入力する出力用の１
組のラッチ回路とを有し、その第１の及び出力用の１組
のラッチ回路を夫々に供給される各ビットをそのクロッ
ク周期に１回の割合で同時に出力するようにそのクロッ
ク発振器を用いて制御し、夫々そのクロック周期より小
さい遅延時間を有し夫々複数の予め定められた論理演算
機能の１つを実行する複数の論理ユニットを含みその第
１の１組のラッチ回路とその出力用の１組のラッチ回路
との間に接続された処理回路を用いて、その第１の１組
のラッチ回路より出力されるそれら各ビッ１・より少な
くともそのクロック周期の１周期の間にその出力ワード
のそれら各ビットを生成することにより、使用されてい
るラッチ回路の数を減少できると共にハードウェアの使
用量が最小のプログラマプルなゲートアレイ構造で製造
するのに適し、且つ入力から出力までの遅延時間を減少
できるパイプライン方式のディジクル加算器を提供でき
るようにしたものである。

［従来の技術］ 第１図は従来のディジタル加算器の構成を示し、この第
１図例では例えば、一方のワードが（桁が大きくなる順
序で）ビッ｝．ＡＯ−Ａ７よりなり、他方のワードが（
桁が大きくなる順序で）ビッ｝ＢＯ〜Ｂ７よりなる２個
の８ビットの入力ワードが加算される。その加算器は夫
々入力端子Ａ及びＢ．桁上げ入力端子ＣＩ，和出力端子
Ｑ及び桁上げ出力端子ＣＯを有する８個の１ビットの全
加算器ＦＡよりなる。

それら入力ワードのビッ｝ＡＯ〜八７及びビッ｝ＢＯ〜
Ｂ７が夫々図示の如くそれら全加算器ＦＡの入力端子Ａ
及びＢに供給される。最小桁の全加算器ＦＡの桁上げ入
力端子ＣＩがグランド（ＧＮＤ）レベルに設定される。

それら全加算器ＦＡはカスケード接続される。

即ち、夫々の全加算器ＦＡ　（当然に最大桁に対応する
加算器を除く）の桁上げ出力端子ＣＤが隣接するより高
次の全加算器の桁上げ入力端子ＣＩに接続される。明か
な如く、その結果それら全加算器ＦＡはそれら入力ワー
ドを加算して１個の桁上げビットと共に、桁が大きくな
る順序て圓〜Ｅ７の８ビットからなる１個の出力ワード
を生成する。図示する如く、桁が大きくなる順序てビッ
｝ＥＯ〜Ｂ７がそれら全加算器ＦＡの和出力端子Ｑより
出力され、最大桁の全加算器の桁上げ出力端子ＣＤより
その桁上げビットが生成される。

第１図の加算器はそれら全加算器ｆ’八がカスケード接
続された構造であるため、その出力ワードが生成される
までに要する時間は全ての８個の全加算器中を信号が伝
播するのに要する遅延時間の和に等しい。これは夫々の
全加算器ＦＡは隣接するより低次の全加算器の桁上げ出
力端子ＣＤより桁上げビットを入力して初めて動作を開
始できることによる。即ち、最小桁（ＬＳＢ）から最大
桁（ＭＳＢ）まで桁上げ出力ビットが伝播して初めてそ
の出力ワードが生成される。

上述の演算速度の限界は、所謂パイプライン構造を採用
してその加算器に大規模なハードウェアを追加すること
により改善することができる。この技術においては、そ
れら全加算器はカスケード接続された複数のグループ内
で相互に接続され、各グループ内の全体の伝播遅延時間
が予め定められた周期より小さくなるようにそれら各グ
ループ内の全加算器の数が定められる。それら各グルー
プは複数組のラッチ回路によって分離され、これら全て
のラッチ回路は上述の予め定められた周期に等しい周期
のクロック信号を生成するクロック発振器の制御により
、夫々に供給される各ビットをそのクロック信号の１周
期に１回（即ち、そのクロック信号の各クロックパルス
を入力したときに）同時に出力する。第２図はそのよう
なパイプライン方式の加算器の構成を示す。第２図の回
路は第１図例と同様に、夫々ビット八〇〜Ａ７及びＢＯ
〜Ｂ７よりなる２個の８ビットの入力ワードを加算して
ビットＢＯ〜Ｅ７よりなる１個の出力ワード（及び１個
の桁上げビット）を生成する。第２図の回路は第１図例
と同様に８個の１ビットの全加算器ＦＡを有する。更に
、第２図の回路は４８個のラッチ回路ＬＡを有し、これ
らのラッチ回路ＬＡによりその回路がパイプライン化さ
れて、その出力ワードの各ビッ｝ＥＯ〜Ｅ７　（及びそ
の桁上げビット）が同じタイミングを有するようてそれ
らビットに時間的な前処理の等化及び後処理の等化が施
される。それらラッチ回路ＬＡは第１〜第４の組に分け
て配列され（各組は第２図に示す如く互いに垂直に配列
されたラッチ回路よりなる）、それら各組に先行して夫
々２個のカスケード接続された全加算器ＦＡよりなる第
１〜第４のグループの内の対応するグループが付加され
ている。それら全てのラッチ回路ＬＡにはクロック発振
器ＣＫが接続され、このクロック発振器ＣＫよりそれら
カスケード接続された全加算器ＦＡよりなるグループの
信号伝播遅延時間の和よりも大きなクロック周期のクロ
ックパルスよりなるクロック信号が供給される。

第２図例の回路は次のように動作する。そのクロック発
振器Ｃκより第１のクロックパルスが生成されると、そ
の回路に図示の如くそれら入力ワードのビッ｝　ＡＯ−
Ａ７及びビット８０　，８７が供給される。

ビッ｝Ａ２〜八７及びビット８２〜Ｂ７がラッチ回路Ｌ
Ａの第１の組の前処理の等化を行うラッチ回路に供給さ
れる。ビッ｝　ＡＯ，　Ａｌ，　ＢＯ及びＢ１が全加算
器ＦＡの第１のカスケード接続されたグループの入力端
子Ａ及びＢに供給される。全加算器ＦＡの第１のカスケ
ード接続されたグループの全体の信号の遅延時間は１個
の全加算器ＦＡの遅延時間の２倍であり、全ての全加算
器の遅延時間は夫々略同じである。その全体の信号の遅
延時間はそのクロック周期より小さい。従って、その次
のクロックパルスが生成される前に、大カビッ｝ＡＯ及
び８０を入力する全加算器の和出力ビット並びに入カビ
ッ｝Ａｌ及びＢ１を入力する全加算器の出力端子Ｑ及び
ＣＤより夫々供給される和出力ビット及び桁上げビット
がラッチ回路ＬＡの第１の組の対になったラッチ回路に
ラッチされる。

その次のクロックパルスが生成されるとその第１の組の
ラッチ回路ＬＡに保持されていたビットが出力され、そ
れに続くクロック周期の間に、２個のカスケード接続さ
れた全加算器ＦＡよりなる第２のグループにおいて人カ
ビッ｝Ａ２，’８２，　Ａ３及びＢ３（並びに前段から
の桁上げ出力ビット）が加算される。その後その過程が
更に２回繰り返され、全体で４クロック周期又は４クロ
ックサイクル経過後に、ラッチ回路ＬＡの第４の組の出
力端子に出力ワードが現れる。前処理の等化を行うラッ
チ回路（全加算器の前にあるもの）及び後処理の等化を
行うラッチ回路（全加算器の後にあるもの）により、そ
の出力ワードの各ビットはラッチ回路の第４の組から同
じタイミングで出力されることが保障される。これに関
して、一連の入力ワードのビットが一連のクロックサイ
クルの各サイクルの間に入力され、その各クロックサイ
クルの間に１個の出力ワードが生成されることに注意す
べきである。

［発明が解決しようとする課題］ しかしながら、第２図の回路には次のような不都合があ
る。先ず、その回路は多くのラッチ回路を使用する。こ
れに関して、前処理の等化用のラッチ回路が非常に非効
率的に使用されており、具体的にはパイプラインの各段
階のビットの夫々について２個のラッチ回路が必要であ
る。例えば、ビッ｝Ａ７及びＢ７が加算される前に６個
の等化用のラッチ回路が必要である。第２に、その回路
の入力と出力との間には長い遅延時間（４クロック周期
即ち４クロックサイクル）がある。仮にそれらラッチ回
路の各組の間に２個より多い数の全加算器をカスケード
接続できれば、そのラッチ回路の数及びその遅延時間を
減少できるかもしれないが、上述の不都合は依然として
存在する。入力ワードの全ビットの数が８を超えると、
その一連の段階におけるカスケード接続された加算器の
数がどのような値であっても上述の不都合はより顕著に
なる傾向がある。更に、プログラマブルなロジックアレ
イとしても知られているプログラマプルなゲートアレイ
（ＰＧＡ）を１個又は複数使用してその回路を構成しよ
うとするときに、多くのラッチ回路を使用することが更
なる不都合を招来する。１個のＰＧ八　け配列可能な論
理ブロック　（ｃｏｎｆ　ｉｇｕｒａｂｌｅｌｏｇｉｃ
　ｂｌｏｃｋ（ＣＬＢ）　）の配列を有するチップより
なり、このＣ　Ｌ　Ｂの一例が第３図に示されている。

個々のＣＬＢはプログラマプルな論理部（ｐｒｏｇｒａ
ｍｍａｂｌｅ　ｌｏｇｉｃ　ｓｅｃｔｉｏｎ（ＰＬＳ）
　）即ちプログラマプルなゲート部及び１個のラッチ回
路１，八よりなり、複数のＣＬＢ　（即ち、その内部の
複数のＰＬＳ及び複数のラッチ回路）を所望の方法で互
いに接続することができる。各ＣＬＢにおいてはＰＬＳ
だけ又はラッチ回路ＬＡだけを使用することができる。

更に、そのＰＬ’Ｓとラッチ回路ＬＡとの両方を使用す
ることも可能であり、この場合には前者が後者に出力信
号を供給する。そのＰＬＳは供給される（例えば）４個
の入力信号に対して種々の所望の論理演算の内の何れか
の演算を施すようにプログラムすることができる。（そ
の他に、そのＰＬＳは３個の入力信号に対して、２個の
演算の対象となる入力信号が同じであるという条件下で
種々の所望の論理演算の内の何れか２個の異なる演算を
施すようにプログラムすることができる。）上述のタイ
プ（論理セルアレイと言われる）のＰ　Ｇ　Ａとしては
カリフォルニア州、サンタクララのモノリシソクメモリ
ー社の型番がＭ２０６４／Ｍ２０１８の製品を使用する
ことができる。

第２図の回路を上述のタイプのＰＧ八で構成することが
できろ。そして、所定の数のＰＬＳに所定のプログラミ
ングを施すことによりその全加算器ＦＡが構成される。

ハードウェアの使用効率を最大にするために、少なくと
もそれら全加算器ＦＡの直後に続くラッチ回路ＬＡのあ
る程度はそれら全加算器を形成するＣＬＢと同じＣＬＢ
のラッチ回路を使用することができる。しかしながら、
第２図のラッチ回路ＬＡの大部分は単独のＣＬＢのラッ
チ回路よりなり、これらＣＬＢのＰ　Ｌ　Ｓの部分は使
用されない。従って、非常に多量の使用可能なハードウ
ェアが使用されないまま消費される。

本発明は斯かる点に鑑み、ラッチ回路の数が少ないパイ
プライン方式のディジタル加算器を提案することを目的
とする。

本発明の他の目的は、ハードウェアの浪費を最小にして
プログラマプルなゲートアレイの形で構成するのに良く
適したパイプライン方式のディジクル加算器を提案する
ことである。

本発明の更に他の目的は、入力と出力との間の遅延時間
が短縮されたパイプライン方式のディジタル加算器を提
案することである。

［課題を解決するための手段］ 本発明によるディジクル加算器は、例えば第４図に示す
如く、複数の多ビットの入力ワード（八〇〜八７，　８
０〜Ｂ７）を加算して１個の多ビットの出力ワード（Ｂ
Ｏ〜ｌＥ７）を生成するためのディジクル加算器であっ
て、所定のクロック周期を有するクロック信号を生成す
るクロック発振器（ＣＫ）と、その入力ワードの夫々同
じ桁のビッ１−を入力すると共に全て略同一の遅延時間
を有し、且つ各グループ内の全体の遅延時間がそのクロ
ック周期より小さい範囲でその入力ワードの各ビットの
桁の大きさに従ってグループ（例えば、ＦＡＯとＦＡＩ
とが１グループ）分けされ、このグループ分けされた範
囲で互いにカスケード接続された複数の加算器（Ｆ八〇
　−Ｆ八７）と、その加算器（ＰＡＯ〜ＦＡ７）の出力
部に接続され、その各グループの夫々の桁の和出力ビッ
トを入力するラッチ回路（例えばＬＡＩ／１　）とその
各グルプの夫々の１個の加算器より桁上げ出力ビットを
入力するラッチ回路（例えばＬＡＩ／３　）とよりなる
第１の１組のラッチ回路（ＬＡＩ／１〜ＬＡＩ／１２）
と、その出力ワードの各ビットを入力する出力用の１組
のラッチ回路（ＬＡ３／１〜ＬＡ３／９）とを有し、そ
の第１の及び出力用の１組のラッチ回路を夫々に供給さ
れる各ビットをそのクロック周期に１回の割合で同時に
出力するようにそのクロック発振器（ＣＫ）を用いて制
御し、夫々そのクロック周期より小さい遅延時間を有し
夫々複数の予め定められた論理演算（Ｆｌ〜Ｆ５）機能
の１つを実行する複数の論理ユニッ｝　（Ｌｌ〜Ｌ１４
）を含みその第１の１組のラッチ回路とその出力用の１
組のラッチ回路との間に接続された処理回路を用いて、
その第１の１組のラッチ回路より出力されるそれら各ビ
ットより少なくともそのクロック周期の１周期の間にそ
の出力ワードのそれら各ビットを生成するようにしたも
のである。

［作用］ 斯かる本発明によれば、第２図例と比較して前処理の等
化用のラッチ回路が省略されているので、ラッチ回路の
数を削減することができる。また、第２図例と比較して
ラッチ回路の組の数が減少しているので入力から出力ま
での遅延時間を減少させることができる。更に、本発明
は第２図例と比較して所定のラッチ回路の動作を論理ユ
ニットの動作で置き換えているので、配列可能な論理ブ
ロック（ＣＬＢ）よりなるプログラマプルな論理部（Ｐ
ＬＳ）の中で論理ユニットが構成されている１個又は複
数のプログラマプルなゲートアレイを用いて形成した場
合に、ハードウェアの使用効率を改善することができる
。

［実施例］ 以下、本発明の一実施例につき第４図を参照して説明し
よう。

第４図は本例の２個の８ビットワードを加算するた必の
パイプライン方式の加算器を示す。第４図の回路には第
２図例と共通する部分があるので、ここでは異なってい
る部分だけを説明する。この第４図において第２図例と
同じ符号が付された部品は他に指示がない限り同じ部品
であり、その詳細説明を省略する。

この第４図において、８個の１ビットの全加算器ＦＡＯ
−ＦＡＴをその回路の前端部に配する。即ち、入力ワー
ドのビッ｝ＡＯ〜Ａ７及びＢＯ〜Ｂ７を夫々直接且つ同
時にそれら全加算器ＦＡＯ〜Ｐ八７の入力端子Ａ及びＢ
に供給する。前処理の等化用のラッチ回路は必要ではな
い。その結果、第２図例とは異なりそれら人カビッｈＡ
Ｏ〜Ａ７及びＢＯ〜Ｂ７はその前端部ですぐに（一対毎
に）加算され、この加算結果が第４図の回路中を搬送さ
れ以下に詳細に記載されている手順で処理されて出力ワ
ードのビットＢＯ〜Ｂ？　（及び桁上げビット）が生成
される。

全加算器ＦＡＯ〜Ｆ八７を入力ワードの全ビットの桁の
大きさの順序で２個づつＦＡＯ／ＦＡＩ，　ＦＡ２／Ｆ
Ａ３，ＰＡ４／ＦＡ５及びＦ八６／ＦＡ７にグループ分
けして、各グループ内で互いにカスケード接続する。（
これに関して、それらビットの桁の大きさをＳＯ〜Ｓ８
で示し、ＳＯ〜Ｓ７を夫々ビッ｝　ＡＯ／ＢＯ〜Ａ７／
Ｂ７の大きさに対応させ、最大桁の入力ビット即ちビッ
｝Ａ？及びＢ７より生成される桁上げビットの大きさに
８８を対応させる。）第２図例と同じく、２個の全加算
器をカスケード接続してなる各グループにおける信号の
伝播に要する全体の遅延時間（２個の全加算器の遅延時
間の和に等しい）はクロック発振器ＣＫのクロック周期
に等しい。

第１の１組のラッチ回路ＬＡＩ／１〜ＬΔ１／１２を全
加算器Ｆ八〇〜ＦＡＴの出力部に接続する。その第１の
組の内８個のラッチ回路（ラッチ回路ＬＡ１／１，　Ｌ
ＡＩ／２Ｌ八１／４．　ＬＡＩ／５，　ＬＡＩ／７，　
ＬＡＩ／８，　ＬＡＩ／１０及びＬＡＩ／１１）を全加
算器ＦＡＯ〜ＦＡ７の和出力端子Ｑに接続し、夫々桁が
ＳＯ〜Ｓ７の和出力ビットＣＬ　Ｃ２，　Ｃ４，　Ｃ５
，　Ｃ７，　Ｃ８ＣＩＯ及びＣｌｌを供給する。その第
１の組の４個のラッチ回路（ラッチ回路ＬＡＩ／３，　
ＬＡＩ／６，　ＬＡＩ／９及びＬＡＩ／１２　）をカス
ケード接続されてなる各グループのより高い桁の全加算
器ＦＡＩ．　ＦＡ３　　ＦＡ５及びＦＡ７の桁上げ出力
端子ＣＤに接続し、対応するカスケード接続されたグル
ープより桁上げ（先見桁上げｌｏｏｋｆｏｒｗａｒｄ　
ｃａｒｒｙ）ビットＣ３，　Ｃ６，　Ｃ９及びＣ１２を
夫々供給する。

その第１の組のラッチ回路ＬＡＩ／１〜ＬＡＩ／１２の
出カビッ｝Ｃｌ〜ＣＩ２を図示の如く接続された論理ユ
ニットし１〜Ｌ９よらなる１段の回路に供給し、この１
段の回路より出力されるビツ｝ＤＩ〜０１０を中間の１
組のラッチ回路ＬＡ２／１〜ＬＡ２／１０に供給する。

この中間の１組のラッチ回路ＬＡ２／１〜ＬＡ２／１０
の出力ビットＤ１〜０１０を論理ユニツ｝　ＬＩＯ〜Ｌ
１４からなる１段の回路に供給し、この１段の回路より
出力される出力ワードのビットＢＯ〜Ｅ７（及び桁上げ
ヒ゛ット）を出力用の１組のラッチ回路ＬＡ３／１〜Ｌ
Ａ３／９に供給する。第２図例と同じく、第４図の全て
のラッチ回路はクロック発振器ＣＫにより制御され、そ
れら全てのラッチ回路は夫々に供給されるビ・ントを１
クロック周期に１回（即ち各クロ・ソクノずノレスの受
信時に）同時に出力する。

第４図より明かな如く、各段階の回路において所定の論
理ユニットをカスケード接続する。これにより第１の段
階ではく論理ユニーｙ｝Ｌ３及びＬ８より夫々）この第
１の段階で使用されるビ・ノ｝Ｃ１３及びＣ１４が生成
され、ビット［１３が論理ユニ・ントＬ４及びＬ５　（
これらは論理ユニ・ソトＬ３とカスケード接続されてい
る）に供給され、ビ・ン｝Ｃ１４が論理ユニントＬ９　
（これは論理ユニントＬ８とカスケード接続されている
）に供給される。そして、第２の段階ではこの第２の段
階で使用されるビッ｝Ｄｌｌが生成され、このビットが
論理ユニットシ１３及びシ１４（これらは論理ユニッ｝
　Ｌ１２とカスケード接続されている）に供給される。

上述の如く各段階の回路において２個の論理ユニットの
ある種のカスケード接続が行われることに関して、その
ようなカスケード接続された１対の論理ユニットを信号
が伝播するのに要する全体の遅延時間は夫々そのクロッ
ク周期より小さくなければならない。この要求は全ての
論理ユニットし１〜Ｌ１４の伝播遅延時間が全加算器Ｆ
Δ０〜ＦＡ７の個々の遅延時間より大きくなければ充足
される。第４図の回路においてはその要求は次の２つの
条件下で実際に充足される。

■　個々の論理ユニッ｝Ｌｌ〜［２１４は１個の半加算
器の演算又は１個の全加算器の遅延時間より遅延時間が
大きくならない演算の何れかを実行する。

■　個々の論理ユニッ｝Ｌｌ〜１，１４は全加算器の入
力の数より多くの入力を持たない。

記号■は論理的な排他的オア演算，記号　．はアンド演
算及び記号十はオア演算を意味するとすれば、それら論
理ユニ・ソ｝Ｌｌ〜Ｌ１４により実行される論理演算は
次のようなブーノレ方程式により定義することができる
。

しｌ　　　　Ｄ３＝Ｃ３■Ｃ４ Ｌ２　　Ｄ４＝Ｃ５■（Ｃ３．　Ｃ４）Ｌ３　　Ｃ１３
＝Ｃ３．Ｃ４．Ｃ５ し４　　　　Ｄ５　　−（Ｃ６■Ｃ７■Ｃ１３）＋　（
Ｃ６，Ｃ７．Ｃ１３）Ｌ５　　　　Ｄ６＝Ｃ６，Ｃ７＋
Ｃ６，Ｃ１３＋Ｃ７，　Ｃｌ３ Ｌ６ Ｌ７ Ｌ８ Ｌ９ ＬＩＯ Ｌｉ１ し１２ し１３ Ｄ８　　＝Ｃ９■ＣＩＯ ０９　＝Ｃ１１■（Ｃ９．　ＣＩＯ） Ｃ１４＝Ｃ９．ＣＩＯ，Ｃｌｌ Ｄ１０＝Ｃ１２■Ｃ１４ Ｂ５　＝Ｄ６■Ｄ７ Ｅ６　＝Ｄ８■（Ｄ７，　０６） Ｄ１１＝０６．０７．Ｄ８ ｌＥ７　　＝Ｄ９■０１１ し１４　　　Ｃａｒｒｙ＝Ｄ１０■（Ｄ９．Ｄｌｌ）上
述の論理演算及びそれらが５個の個別の演算１１〜Ｆ５
の内の１つよりなるという事実について次に説明する。

第１の組のラッチ回路ＬＡＩ／１〜ＬＡＩ／１２より出
力される各ビットについて順次検討するに、ビットＣ１
及びＣ２は出力ワードの２個の最小桁のビット（夫々桁
がＳＯ及びＳＬ）８０及びＢ１であり、（ラッチ回路Ｌ
Ａ２／１及びＬＡ３／１により）後処理の等化を行うだ
けでよい。従って、ビッ｝Ｃｌ及びＣ２は第１段階の論
理ユニットし１〜Ｌ９又は第２段階の論理ユニットＬ１
０〜Ｌ１４の何れにおいても処理する必要がない。

論理ユニッ｝ＬＬは同じ桁（Ｓ２）のビｙ｝Ｃ３及びＣ
４の１回のビット加算を行う。これは桁Ｓ２の入カビッ
｝Ａ２及びＢ２の加算によってビットＣ４が生じ、桁Ｓ
１の入カビッ｝Ａｌ及びＢ１の加算により生じる桁上げ
ビットがビッ｝Ｃ３であることによる。上記の如く、論
理ユニッ｝Ｌｌにより実行される演算又は論理演算はプ
ール方程式Ｄ３＝Ｃ３■Ｃ４によって定義される。即ち
、論理ユニッ｝Ｌｌは１個の半加算器の如く動作する。

論理ユニッ｝Ｌ６，　Ｌ９，　ＬＩＯ及びＬ　］．　３
は論理ユニッ｝ＬＬと同じ論理演算を（異なるビットに
対して）実行する。この演算、これ以後演算Ｆ１という
、は一般的な表現でプール方程式０＝Ｉ１■Ｉ２で表す
ことができ、０は出力ビットの値，　Ｉｌ及びＩ２は（
共に同じ桁の）対応ずる入力ビットの値である。

論理ユニッ｝Ｌ２はビッｌ−Ｃ３及びＣ４　（夫々桁Ｓ
２）とビットＣ５　（桁Ｓ３）とを比較し、そのビット
ｃ５に加算すべき桁上げビットがあるかどろかを調べる
。

即ち、その論理ユニッ｝Ｌ２は、前段の先見桁上げビッ
トを用いて１回の１ビットの加算を実行する加算及び桁
上げ回路として動作する。この論理演算は上記した如く
プール方程式Ｄ４＝Ｃ５■（［：３，　［：４）により
定義される。

論理ユニットＬ７，　Ｌｌｌ及びｌ，１４は論理ユニ７
｝Ｌ２と同じ論理演算を（異なるビットに対して）実行
する。この演算、これ以後演算Ｆ２という、は一般的な
表現でプール方程式０＝Ｉ１■（１２．　１３）で表す
ことができ、０は出力ビットの値、１１．　Ｉ２及びＩ
３は対応する入力ビットの値であり、Ｉ２及びＩ３の桁
はＩ１より１ビット小さい。

論理ユニッ｝Ｌ３は次の段階への先見桁上げ演算を実行
する。そのユニットはビッ｝Ｃ３及ヒＣ４　（共に桁Ｓ
２）及びビッ｝Ｃ５（桁Ｓ３）より次の段階（桁Ｓ４）
への桁上げビッ｝　（Ｃ１３）の有無を調べる。１二記
した如く、論理ユニットＬ３により実行される論理演算
はプール方程式Ｃ１３＝［’３，　Ｃ４．Ｃ５によって
定義される。

論理ユニッ｝Ｌ８及びＬ１２は論理ユニッｌ−Ｌ３と同
じくその論理演算Ｆ３を実行する。この演算、これ以後
演算Ｆ３という、は一般的な表現でプール方程式０＝Ｉ
１．Ｉ２，　＋３で表すことができ、０は出カビットの
値、＋１，　Ｉ２及び■３は対応する入カビットの値で
あり、Ｉ１及びＩ２の桁はＩ３より共に１ビット小さい
。

各論理ユニットＬ４及び１，５は同じ桁の３個のビット
、即ち全て同じ桁Ｓ４のビッ｝Ｃ１３，　Ｃ６及びＣ７
を入力する。論理ユニッ｝Ｌ４はこれらのピントに和演
算を施して桁ｓ４の和ビッ｝Ｄ５を生成し、論理ユニッ
｝Ｌ５はこれらのビットに桁上げ演算を施して次の段階
のための桁Ｓ５の桁上げビッ｝Ｄ６を生成する。前述し
た如く、タイミングの制限（１クロック周期を超えてカ
スケード接続することができないこと）により更に別の
段階の回路が必要になる。

論理ユニッ｝Ｌ４及びＬ５により実行される論理演算Ｆ
４及びＦ５はこれらのブロンク（特に第４図例の回路に
おける）に固有であり、上述のプール方程式Ｄ５及びＤ
６のより定義される。

論理ユニッ｝Ｌｌ〜Ｌ９より構成される第１段の論路ユ
ニットはビッ｝Ｃ８を処理する論理ユニットを含まない
ことに留意すべきである。このビッ｝Ｃ８は直接ラッチ
回路ＬＡ２／７に供給されこのビッ｝［８と同じビット
Ｄ７になる。

ビッ｝Ｃ９〜Ｃ１２を処理する論理ユニットし６〜Ｌ９
は上述の如く夫々演算Ｆｌ，　Ｆ２，　Ｆ３及びＦ１を
実行する。従って、ビントＣ３から始まってビットＣｌ
ｌまでは、それら論理ユニットにより実行される演算の
順序は桁が大きくなる順にＰＬ，　Ｆ２，　Ｆ３，　Ｆ
４，　Ｆ５及び゛′無し″となる。しかしながら、ビッ
トＣｌｌを超えるとその順序は乱れその次の演算はＦ４
ではな＜Ｆｌになる。しかし、この不規則性はその順序
がここで終わることにのみ起因する。仮に第４図の構造
が上方に無限に拡大されるものとすると、即ち入力ワー
ドのビットの数が無限に増加されるとすると、上述の順
序（Ｆｌ，　Ｆ２，　Ｆ３，　Ｆ４，　Ｆ５及び′゛無
し″）が無限に繰り返されその順序は終端部でのみ乱れ
る。同様に、その入力ワードのビｙ｝の数が減少すると
、例えば第５図に示す如く４ビットまで減少すると、そ
の順序はより早く乱れる。

従って、第５図においてその順序はく論理ユニッ｝Ｌ３
における）演算Ｆ３の後で乱れ、この回路の論理ユニッ
｝Ｌ４は論理演算Ｆ１を実行する。

論理ユニッ｝　ＬＩＯ〜Ｌ１４により構成される第２段
（この段階はパイプラインの第３段階でもある）の回路
において、個々の論理ユニットにより実行される論理演
算は夫々第１段の論理ユニットにより実行される演算の
１つ、より詳しくは演算Ｆ１〜Ｆ３の１つに対応する。

この第２段の回路はビット０６〜０１０を選り分けて同
じ桁のビットを桁上げピントと共に加算する。即ち、こ
の段の回路は全体９　ζ として次のディジタル加算を実行する。

［０１０，Ｄ９，Ｄ８．Ｄ７］　　＋　　［０，０，０
，Ｄ６コこれは４ビットの数への１ビットの加算であり
、ヒｙ　｝　０１０，　Ｄ９，　Ｄ８，　Ｄ７及び［１
６ノ桁は夫々桁Ｓ８，　Ｓ７，　Ｓ６Ｓ５及びＳ５であ
る。

第２図例と第４図例との比較により、第４図の回路は等
化用のラッチ回路をより効率的に使用しているためラッ
チ回路の数を大幅に減少できることが分かる。より詳し
くは、ラッチ回路の数は４８から３１に減少する。これ
はより多くの論理回路が使用されていることによる。し
かし、その論理回路は単純で容易に構成できる。更に、
第４図の回路をプログラマプルなゲートアレイ（ＰＧＡ
）を用いて構成すると、ハードウェアの無歌がほとんど
無くなる。これに関して上述したように、第２図例の回
路構成では大部分の配列可能な論理ブロック（ＣＬＢ）
の中のプロクラマブルな論理部（ＰＬＳ）が使用されな
い点で多くの冗長なハードウエアが含まれることになる
。第４図の回路では論理二二ソ｝Ｌｌ〜Ｌ１４の何れも
３個を超える入力を必要としないので、それら論理ユニ
ットは全てＰＬＳの中でプロクラムでき、それらＣＬＢ
がより効率的に使用される。更に（上述した如く）２個
の論理演算は、それらが３個を超える入力を必要とせず
且つこれら３個の入力がそれら２個の論理演算に共通で
あるという条件下で１個のＰ　Ｌ　Ｓでプロクラｌ・で
きることに鑑みて、それら論理ユニットのいくつかの対
、具体的には対Ｌｌ／Ｌ．２　（又は１２／１３）　，
　Ｌ４／１５．　ｌ、６’／１７（又はし７／Ｌ８）　
，　Ｌ１．０／Ｌｌｌ　　（又は１、１１．／Ｌ１２）
及びＬ１３／Ｌ１４は夫々同じＰＬＳの中でプログラム
可能である。

それらラッチ回路の組の間に２段を超える段数の論理ユ
ニットをカスケード接続することができ且つ／又は３個
を超える入力を有する論理ユニットを使用することがで
きれば、パイプラインの段数及びラッチ回路の数のより
大ぎな削減が可能である。また、入力ワードのビット数
が大きくなるほど回路構成がより効率的になる。カスケ
ード接続された１ビットの全加算器の対が夫々１個の２
ビットの全加算器として１個のＰ　Ｌ　Ｓの中に組み込
まれ、且つそれら論理ユニットによって（３個より多く
の入力を必要とする）より複雑な論理演算が実行できる
場合でも、回路構成はより効率的になる。

第４図の回路（又は第５図の回路）においては全加算器
ＦＡＯ〜ＦＡ７　（又はＦＡＯ〜ＦＡ３）を全加算器以
外の加算回路で置き換えてもよい。複数ビットを加算で
きる如何なる加算器又はそのような加算演算を実行でき
る如何なる論理回路でも使用することができる。

尚、本発明は上述実施例に限定されず本発明の要旨を逸
脱しない範囲で種々の構成を採り得ることは勿論である
。

［発明の効果］ 本発明によれば、使用されているラッチ回路の数を減少
できると共にハー゛ドウェアの使用量が最小のプログラ
マプルなゲートアレイ構造で製造するのに適し、且つ入
力から出力までの遅延時間を減少できるパイプライン方
式のディジタル加算器を提供できる利益がある。

【図面の簡単な説明】

第１図はカスケード接続された８個の１ビットの全加算
器よりなり２個の８ビットの入力ワードを加算するため
のディジタル加算器のブロンク図、第２図は夫々２個の
カスケード接続された１ビットの全加算器及びそれに付
随する１組のラッチ回路よりなる４グループの回路より
なり２個の８ビットワードを加算するためのパイプライ
ン方式のディジクル加算器のブロック図、第３図はプロ
クラマブルなゲートアレイ（ＰＧＡ）のチップ上に形成
された配列中の１個の配列可能な論理ブロック（ＣＬＢ
）のブロック図、第４図は本発明の一実施例の２個の８
ビットワードの加算を行うためのパイプライン方式のデ
ィジクル加算器を示すブロック図、第５図は本発明の他
の実施例の２個の４ビットワードの加算を行うためのパ
イプライン方式のディジタル加算器を示すブロック図で
ある。 ＦＡは全加算器、ＬＡはラッチ回路、Ｌは論理ユニット
である。

Claims (1)

1. 【特許請求の範囲】 複数の多ビットの入力ワードを加算して１個の多ビット
   の出力ワードを生成するためのディジタル加算器であっ
   て、 所定のクロック周期を有するクロック信号を生成するク
   ロック発振器と、 上記入力ワードの夫々同じ桁のビットを入力すると共に
   全て略同一の遅延時間を有し、且つ各グループ内の全体
   の遅延時間が上記クロック周期より小さい範囲で上記入
   力ワードの各ビットの桁の大きさに従ってグループ分け
   され、該グループ分けされた範囲で互いにカスケード接
   続された複数の加算器と、 上記加算器の出力部に接続され、上記各グループの夫々
   の桁の和出力ビットを入力するラッチ回路と上記各グル
   ープの夫々の１個の加算器より桁上げ出力ビットを入力
   するラッチ回路とよりなる第１の１組のラッチ回路と、 上記出力ワードの各ビットを入力する出力用の１組のラ
   ッチ回路とを有し、 上記第１の及び出力用の１組のラッチ回路を夫々に供給
   される各ビットを上記クロック周期に１回の割合で同時
   に出力するように上記クロック発振器を用いて制御し、 夫々上記クロック周期より小さい遅延時間を有し夫々複
   数の予め定められた論理演算機能の１つを実行する複数
   の論理ユニットを含み上記第１の１組のラッチ回路と上
   記出力用の１組のラッチ回路との間に接続された処理回
   路を用いて、上記第１の１組のラッチ回路より出力され
   る上記各ビットより少なくとも上記クロック周期の１周
   期の間に上記出力ワードの上記各ビットを生成するよう
   にした事を特徴とするディジタル加算器。