JPH02291027A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH02291027A JPH02291027A JP10910089A JP10910089A JPH02291027A JP H02291027 A JPH02291027 A JP H02291027A JP 10910089 A JP10910089 A JP 10910089A JP 10910089 A JP10910089 A JP 10910089A JP H02291027 A JPH02291027 A JP H02291027A
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- JP
- Japan
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- interrupt
- instruction
- circuit
- address
- code
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
情報処理装置におけるプログラム割込みの制御方式に関
し、 プログラム割込みが発生した場合に読み出すべき新ＰＳ
Ｗのアドレスの生成の高速化を目的とし、 プログラム割込みに係る新ＰＳＷの領域が特定の割込み
原因に対しては主記憶上に命令ごとに個別に設けた領域
に、一方、前記特定の割込み原因以外の割込み原因に対
しては主記憶上の固定番地に定義される構成を持つ情報
処理装置において、割込みの原因となった命令コードと
割込みコードとによってプログラム割込みの新ＰＳＷ領
域の相対アドレスを作成する回路と、上記相対アドレス
をアドレス演算回路の入力レジスタに格納する回路とを
具備せしめることにより構成する。
し、 プログラム割込みが発生した場合に読み出すべき新ＰＳ
Ｗのアドレスの生成の高速化を目的とし、 プログラム割込みに係る新ＰＳＷの領域が特定の割込み
原因に対しては主記憶上に命令ごとに個別に設けた領域
に、一方、前記特定の割込み原因以外の割込み原因に対
しては主記憶上の固定番地に定義される構成を持つ情報
処理装置において、割込みの原因となった命令コードと
割込みコードとによってプログラム割込みの新ＰＳＷ領
域の相対アドレスを作成する回路と、上記相対アドレス
をアドレス演算回路の入力レジスタに格納する回路とを
具備せしめることにより構成する。
［産業上の利用分野］
本発明は、情報処理装置における割込み処理の制御方式
に関し、特にプログラム割込みが発生した場合の新ＰＳ
Ｗのアドレスの生成を迅速に行なうための制御回路に係
る。
に関し、特にプログラム割込みが発生した場合の新ＰＳ
Ｗのアドレスの生成を迅速に行なうための制御回路に係
る。
［従来の技術］
情報処理装置におけるプロセソサのプログラムの実行は
、ＰＳＷ（プロクラム・ステータス・ワード）によって
制御される。
、ＰＳＷ（プロクラム・ステータス・ワード）によって
制御される。
すなわち、ＰＳＷは個々のプログラムを実行するために
必要な情報、および、モニタがそのシステムを管理する
ために必要な情報からなるものであって、ンステムマス
ク、割込みコード、命令アドレス（シーケンンヤルカウ
ンタ）等ヲ有している。
必要な情報、および、モニタがそのシステムを管理する
ために必要な情報からなるものであって、ンステムマス
ク、割込みコード、命令アドレス（シーケンンヤルカウ
ンタ）等ヲ有している。
プロセソザが現在実行中の処理を中断して、優先度の高
い他の処理に移行するときは、現在実行中のプログラム
に係るＰＳＷの内容を主記憶の特定領域にセーブして、
次に実行すべきプロクラムに係るＰＳＷをＰＳＷ用のレ
ジスクにロードする。
い他の処理に移行するときは、現在実行中のプログラム
に係るＰＳＷの内容を主記憶の特定領域にセーブして、
次に実行すべきプロクラムに係るＰＳＷをＰＳＷ用のレ
ジスクにロードする。
前記主記憶の特定領域に退避したＰＳＷを旧ＰＳＷと呼
び、現在実行中のプロクラムの制御のためＰＳＷ用のレ
ジスタにロードされているＰＳＷを現ＰＳＷと呼ぶ。ま
た、何らかの理由によって、処理の流れを変える必要が
生じたときにプログラムを切り替えるため予め用意され
るＰＳＷを新ＰＳＷと呼ぶ。
び、現在実行中のプロクラムの制御のためＰＳＷ用のレ
ジスタにロードされているＰＳＷを現ＰＳＷと呼ぶ。ま
た、何らかの理由によって、処理の流れを変える必要が
生じたときにプログラムを切り替えるため予め用意され
るＰＳＷを新ＰＳＷと呼ぶ。
これらのＰＳＷの入れ替えは、ある事象が生じて、割込
み要求が発生し、それが受け入れられたときに行なわれ
る。
み要求が発生し、それが受け入れられたときに行なわれ
る。
割込み要求を生起する要因としては、ハードウエアの動
作に係る不都合を生じた場合のマシンチェソク割込み、
デバグモード割込み、外部割込み等やプログラム割込み
がある。
作に係る不都合を生じた場合のマシンチェソク割込み、
デバグモード割込み、外部割込み等やプログラム割込み
がある。
プロクラム割込みの種類としては、プログラムエラーの
他、演算に際するオーバフローやアドレス変換に関する
もの等があり、また、後述するように仮想計算機を扱う
ンステムでは、特定の割込み原因によってファームウエ
アにプロクラム割込みを起こす場合もある。
他、演算に際するオーバフローやアドレス変換に関する
もの等があり、また、後述するように仮想計算機を扱う
ンステムでは、特定の割込み原因によってファームウエ
アにプロクラム割込みを起こす場合もある。
［発明が解決しようとする課題］
１台の実計算機システムのもとて複数台の仮想計算機を
動作させる仮想計算機ンステムでは、仮想計算機の動作
環境の設定、起動等を行なう命令が定義されている。す
だ、仮想計算機上では固定小数点命令、浮動小数点命令
、論理演算命令、分岐命令等は直接実行され、実計算機
システムに影響を及ぼす制御命令、入出力命令はソフト
ウエアでシュミレーションされる。上記命令は特定の割
込み原因としてファームウエアにプログラム割込みを起
こす。
動作させる仮想計算機ンステムでは、仮想計算機の動作
環境の設定、起動等を行なう命令が定義されている。す
だ、仮想計算機上では固定小数点命令、浮動小数点命令
、論理演算命令、分岐命令等は直接実行され、実計算機
システムに影響を及ぼす制御命令、入出力命令はソフト
ウエアでシュミレーションされる。上記命令は特定の割
込み原因としてファームウエアにプログラム割込みを起
こす。
従来、ファームウエアへの割込みで命令個別の新ＰＳＷ
領域のアドレスを求める場合に、割込み原因となった命
令コード及び割込み原因が命令個別の新ＰＳＷで定義さ
れた原因コードであるか否かを、マイクロプロクラムに
よって判断していたため、多大な処理時間を要すると言
う問題点があった。
領域のアドレスを求める場合に、割込み原因となった命
令コード及び割込み原因が命令個別の新ＰＳＷで定義さ
れた原因コードであるか否かを、マイクロプロクラムに
よって判断していたため、多大な処理時間を要すると言
う問題点があった。
本発明は、このような従来の問題点に鑑み、プロクラム
割込みが発生した場合に新ＰＳＷ領域の相対アドレスを
迅速に求めることの可能な手段を提供することを目的と
している。
割込みが発生した場合に新ＰＳＷ領域の相対アドレスを
迅速に求めることの可能な手段を提供することを目的と
している。
［課題を解決するだめの手段］
本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。
記載した手段により達成される。
すなわち、本発明は、プログラム割込みに係る新ＰＳＷ
の領域が特定の割込み原因に対しては主記憶上に命令ご
とに個別に設けた領域に、一方、前記特定の割込み原因
以外の割込みの原因に対しては主記憶上の固定番地に定
義される構成を持つ情報処理装置において、割込みの原
因となった命令コードと割込みコードとによってプログ
ラム割込みの新ＰＳＷ領域の相対アドレスを作成する回
路と、上記相対アドレスをアドレス演算回路の人力レジ
スクに格納する回路とを具備することを特徴とする割込
み制御方式である。
の領域が特定の割込み原因に対しては主記憶上に命令ご
とに個別に設けた領域に、一方、前記特定の割込み原因
以外の割込みの原因に対しては主記憶上の固定番地に定
義される構成を持つ情報処理装置において、割込みの原
因となった命令コードと割込みコードとによってプログ
ラム割込みの新ＰＳＷ領域の相対アドレスを作成する回
路と、上記相対アドレスをアドレス演算回路の人力レジ
スクに格納する回路とを具備することを特徴とする割込
み制御方式である。
［作 用］
本発明の方式は、上記手段によって、割込みの原因とな
った命令コードを読解し、その結果と割込みコードとに
よってプログラム割込みの新ＰＳＷ領域の相対アドレス
を作成し、該相対アドレスをアドレス演算回路の人力レ
ジスタに格納する如く動作する。
った命令コードを読解し、その結果と割込みコードとに
よってプログラム割込みの新ＰＳＷ領域の相対アドレス
を作成し、該相対アドレスをアドレス演算回路の人力レ
ジスタに格納する如く動作する。
これらの動作は、総てハードウエアで組まれた論理回路
によって行なわれるので、処理の高速化を図ることがで
きる。
によって行なわれるので、処理の高速化を図ることがで
きる。
以下実施例に基づいて詳細に説明する。
［実施例］
第２図は主記憶上の命令個別エントリーについて説明す
る図であって、（ａ）は主記憶上の領域の設定の例、（
ｂ）は命令個別エン｝ ＩＪＯ例について示している。
る図であって、（ａ）は主記憶上の領域の設定の例、（
ｂ）は命令個別エン｝ ＩＪＯ例について示している。
すなわち、同図（ｂ）は（ａ）の命令個別エントリの新
ＰＳＷ４の部分を更に詳細に表わしたものである。
ＰＳＷ４の部分を更に詳細に表わしたものである。
同図（ａ）において１は主記憶、２はエントリベースレ
ジスタ、３はファームベースレジスタ、４は命令個別エ
ントリを有する新ＰＳＷの領域、５はファームウエア領
域、６はＯＳ領域を表わしている。
ジスタ、３はファームベースレジスタ、４は命令個別エ
ントリを有する新ＰＳＷの領域、５はファームウエア領
域、６はＯＳ領域を表わしている。
また、（ｂ）において各区画内には命令コード（○ＰＣ
ＯＤＥ）を、各区画の右側にはその相対アドレスを１６
進数で表示している。
ＯＤＥ）を、各区画の右側にはその相対アドレスを１６
進数で表示している。
同図に示すように、主記憶１上にファームウエア領域５
を持ち、エントリベースレジスタ２で示されるアドレス
より命令個別エントリがとられる。そして、（ｂ）に示
すように、相対アドレスで０番地より命令コード対応に
新ＰＳＷが用意されている。すなわち、０番地は命令コ
ード００”と一括エントリ （命令個別エントリを使用
しない割込み）の新ＰＳＷが用意されている。
を持ち、エントリベースレジスタ２で示されるアドレス
より命令個別エントリがとられる。そして、（ｂ）に示
すように、相対アドレスで０番地より命令コード対応に
新ＰＳＷが用意されている。すなわち、０番地は命令コ
ード００”と一括エントリ （命令個別エントリを使用
しない割込み）の新ＰＳＷが用意されている。
４番地は命令コード” ０ １ ”、３ＦＣ番地は命令
コード” Ｆ Ｆ ”に対応する新ＰＳＷが用意＝ ７ されている。また、４００番地からはサブフィールドを
持つ命令コード’８３００”、” ８ ３ ０ １”〜
“８３ＦＦ”に対応する新ＰＳＷが、同様に８００〜Ｂ
ＦＣ番地には命令コード’８２００″′〜”８２ＦＦ”
、ＣＯ Ｏ〜ＦＦＣ番地には命令コードＢＣＯＯ〜Ｂ
ＣＦＦ” に対応する新ＰＳＷが用意されている。
コード” Ｆ Ｆ ”に対応する新ＰＳＷが用意＝ ７ されている。また、４００番地からはサブフィールドを
持つ命令コード’８３００”、” ８ ３ ０ １”〜
“８３ＦＦ”に対応する新ＰＳＷが、同様に８００〜Ｂ
ＦＣ番地には命令コード’８２００″′〜”８２ＦＦ”
、ＣＯ Ｏ〜ＦＦＣ番地には命令コードＢＣＯＯ〜Ｂ
ＣＦＦ” に対応する新ＰＳＷが用意されている。
第１図は本発明の一実施例の回路を示す図であって、命
令個別エン｝ ＩＪの相対アドレスを作成する回路を示
している。同図において、７はオペコードレジスタを表
わしており、ＩＯはオペコードのフィールドをＩ１２は
サブオペコードのフィールドを示している。
令個別エン｝ ＩＪの相対アドレスを作成する回路を示
している。同図において、７はオペコードレジスタを表
わしており、ＩＯはオペコードのフィールドをＩ１２は
サブオペコードのフィールドを示している。
また、８は命令デコード回路を示しており、その出力の
ＳＵＢＯＰ−Ａ，ＳＵＢＯＰ−Ｂ，ＳＵＢＯＰ−Ｃ等の
信号は末尾のＡ−Ｃが前記第２図（ｂ）のＡ−Ｃに対応
している。
ＳＵＢＯＰ−Ａ，ＳＵＢＯＰ−Ｂ，ＳＵＢＯＰ−Ｃ等の
信号は末尾のＡ−Ｃが前記第２図（ｂ）のＡ−Ｃに対応
している。
更に、９は割込みコード、１０は割込みコードチェック
回路、１１は読み出し制御回路、１２はオア回路（ＯＲ
Ｉ）、１３はアンド回路群（ＡＮＤ１）、１４はオア回
路群（ＯＲ２）、１５はオア回路群（○Ｒ３）、１６は
アンド回路群（ＡＮＤ２）、１７は演算回路入力レジス
タを表わしている。
回路、１１は読み出し制御回路、１２はオア回路（ＯＲ
Ｉ）、１３はアンド回路群（ＡＮＤ１）、１４はオア回
路群（ＯＲ２）、１５はオア回路群（○Ｒ３）、１６は
アンド回路群（ＡＮＤ２）、１７は演算回路入力レジス
タを表わしている。
同図中のオペコードレシスタ７は、現在実行中の命令及
び割込みを起こした命令コードを保持する。割込みコー
ド９はプログラム割込みの原因を示している。プログラ
ム割込みが発生した時に、命令デコード回路８によって
、割込み原因命令がサブフィールドを持つ命令コードＳ
ＵＢＯＰ−Ａ （８３ｘｘ） ＳＵＢＯＰ−Ｂ（Ｂ
２ＸＸ） 、ＳＵＢＯＰ−Ｃ （ＢＣｘｘ）であるか否
かが判断される。ゲート○Ｒ１、ＡＮＤ１、ＯＲ２、Ｏ
Ｒ３は相対アドレス作成回路であり、ＯＲ３の出力１．
：はｓＵＢＯＰ ・Ａ，ＳＵＢＯＰ − Ｂ，ＳＵＢＯ
Ｐ − ＣであればオペコードレジスタフのＩ１２部が
、そうでなければ１０部が出力される。ＯＲ２の出力は
ＳＵＢＯＰ・Ａであれば′″０１”ＳＵＢＯＰ − Ｂ
であれば’Ｎｏ” ＳＵＢＯＰ−Ｃであれば“１１′″
が出力される。ＡＮＤ２出力は前記ＯＲ２、ＯＲ３の出
力を割込みコードチェソク回路１０より出力される命令
個別エントリ割込み信号と、読み出し制御回路１１より
出力される読み出し指示信号とでＡＮＤ２回路により命
令個別エン｝ ＩＪの相対アドレスを演算回路入力レジ
スタ１７へ設定する。
び割込みを起こした命令コードを保持する。割込みコー
ド９はプログラム割込みの原因を示している。プログラ
ム割込みが発生した時に、命令デコード回路８によって
、割込み原因命令がサブフィールドを持つ命令コードＳ
ＵＢＯＰ−Ａ （８３ｘｘ） ＳＵＢＯＰ−Ｂ（Ｂ
２ＸＸ） 、ＳＵＢＯＰ−Ｃ （ＢＣｘｘ）であるか否
かが判断される。ゲート○Ｒ１、ＡＮＤ１、ＯＲ２、Ｏ
Ｒ３は相対アドレス作成回路であり、ＯＲ３の出力１．
：はｓＵＢＯＰ ・Ａ，ＳＵＢＯＰ − Ｂ，ＳＵＢＯ
Ｐ − ＣであればオペコードレジスタフのＩ１２部が
、そうでなければ１０部が出力される。ＯＲ２の出力は
ＳＵＢＯＰ・Ａであれば′″０１”ＳＵＢＯＰ − Ｂ
であれば’Ｎｏ” ＳＵＢＯＰ−Ｃであれば“１１′″
が出力される。ＡＮＤ２出力は前記ＯＲ２、ＯＲ３の出
力を割込みコードチェソク回路１０より出力される命令
個別エントリ割込み信号と、読み出し制御回路１１より
出力される読み出し指示信号とでＡＮＤ２回路により命
令個別エン｝ ＩＪの相対アドレスを演算回路入力レジ
スタ１７へ設定する。
ある。
第１図は本発明の一実施例の回路を示す図、第２図は主
記憶上の命令個別エン｝ ＩＪの新ＰＳＷについて説明
する図である。 ［発明の効果］ 以上説明したように、本発明においては、プロクラム割
込みに際する新ＰＳＷのアドレスをハードウエアにより
得る如く構成しているので、１サイクルタイムで命令個
別エントリのアドレスが求まるから、従来の方法に比し
格段の高速な処理を行ない得る利点がある。 特に、一台の実計算機をホストが複数の仮想計算機とし
てそれぞれをゲストに使用せしめる如く構成したシステ
ムにおいては、その性格上、特定の割込み原因によって
ファームウエアにプログラム割込みを起こす機会が非常
に多くなるので、本発明による処理の高速化の効果は大
で■・・・主記憶、２ ・・・・エントリベースレジス
タ、３ ・・・ファームベースレジスク、４・・・・命
令個別エントリを有する新ＰＳＷの領域、５・・・・フ
ァームウエア領域、６・・・・・・ＯＳ領域、７・・・
・オペコードレジスタ、８・・・・・・命令デコード回
路、９・・・・・・割込みコード、１０・・・・・・割
込みコードチェック回路、１１・・・・・・読み出し制
御回路、１２・・・・オア回路（ＯＲＩ）、１．３・・
・・アンド回路群（ＡＮＤＩ）、１４・・・・オア回路
群（ＯＲ２）、１５・・・・・オア回路群（ＯＲ３）、
１６・・・・・・アンド回路群（ＡＮＤ２）、１７・・
・・・・演算回路人力レジスク
記憶上の命令個別エン｝ ＩＪの新ＰＳＷについて説明
する図である。 ［発明の効果］ 以上説明したように、本発明においては、プロクラム割
込みに際する新ＰＳＷのアドレスをハードウエアにより
得る如く構成しているので、１サイクルタイムで命令個
別エントリのアドレスが求まるから、従来の方法に比し
格段の高速な処理を行ない得る利点がある。 特に、一台の実計算機をホストが複数の仮想計算機とし
てそれぞれをゲストに使用せしめる如く構成したシステ
ムにおいては、その性格上、特定の割込み原因によって
ファームウエアにプログラム割込みを起こす機会が非常
に多くなるので、本発明による処理の高速化の効果は大
で■・・・主記憶、２ ・・・・エントリベースレジス
タ、３ ・・・ファームベースレジスク、４・・・・命
令個別エントリを有する新ＰＳＷの領域、５・・・・フ
ァームウエア領域、６・・・・・・ＯＳ領域、７・・・
・オペコードレジスタ、８・・・・・・命令デコード回
路、９・・・・・・割込みコード、１０・・・・・・割
込みコードチェック回路、１１・・・・・・読み出し制
御回路、１２・・・・オア回路（ＯＲＩ）、１．３・・
・・アンド回路群（ＡＮＤＩ）、１４・・・・オア回路
群（ＯＲ２）、１５・・・・・オア回路群（ＯＲ３）、
１６・・・・・・アンド回路群（ＡＮＤ２）、１７・・
・・・・演算回路人力レジスク
Claims (1)
- 【特許請求の範囲】 プログラム割込みに係る新ＰＳＷの領域が特定の割込み
原因に対しては主記憶上に命令ごとに個別に設けた領域
に、一方、前記特定の割込み原因以外の割込み原因に対
しては主記憶上の固定番地に定義される構成を持つ情報
処理装置において、 割込みの原因となった命令コードと割込みコードとによ
ってプログラム割込みの新ＰＳＷ領域の相対アドレスを
作成する回路と、 上記相対アドレスをアドレス演算回路の入力レジスタに
格納する回路とを具備することを特徴とする割込み制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109100A JP2899009B2 (ja) | 1989-05-01 | 1989-05-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109100A JP2899009B2 (ja) | 1989-05-01 | 1989-05-01 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02291027A true JPH02291027A (ja) | 1990-11-30 |
| JP2899009B2 JP2899009B2 (ja) | 1999-06-02 |
Family
ID=14501581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109100A Expired - Fee Related JP2899009B2 (ja) | 1989-05-01 | 1989-05-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899009B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208143A (ja) * | 1985-03-12 | 1986-09-16 | Nec Corp | 情報処理装置 |
| JPH0192840A (ja) * | 1987-10-02 | 1989-04-12 | Takeshi Sakamura | データ処理装置 |
-
1989
- 1989-05-01 JP JP1109100A patent/JP2899009B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208143A (ja) * | 1985-03-12 | 1986-09-16 | Nec Corp | 情報処理装置 |
| JPH0192840A (ja) * | 1987-10-02 | 1989-04-12 | Takeshi Sakamura | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2899009B2 (ja) | 1999-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |