JPH0229268B2 - Heiretsuchokuretsuhenkankairo - Google Patents

Description

【発明の詳細な説明】 この発明は並列直列変換回路に関し、特に可変
長の並列データを直列データに変換する回路に関
する。

一般に、フアクシミリ信号等をデイジタル伝送
するような場合には、該フアクシミリ信号に所定
の符号化を施して可変長な並列データを得、この
後該並列データを直列データに変換して伝送制御
することになる。

このような可変長並列データを直列データに変
換する回路として、従来は、並列データロードの
可能なシフトレジスタと該シフトレジスタの動作
タイミングを制御するクロツク回路とにより構成
した回路を用いており、このクロツク回路のクロ
ツク出力タイミングを適宜に制御して上記シフト
レジスタに入力された並列データのデータ長に対
応した直列データを得ていた。

しかるにこのような従来の並列直列変換回路
は、変換された直列データに特定のデータ（例え
ば識別フラグ等の透過性を保証する為の「Ｏ」デ
ータ）を挿入しようとするような場合に上記クロ
ツクの出力制御が著しく複雑になるという不都合
を有していた。

この発明は上記実情に鑑みてなされたものであ
り、可変長並列データの直列データへの変換はも
とより、該変換する直列データへの特定データの
挿入をも簡便に実現し得る並列直列変換回路を提
供することを目的とする。

すなわちこの発明は、カウンタ等を用いて順次
選択情報を発生する選択情報発生手段と、並列デ
ータを入力し、上記選択情報に基づいて該入力し
た並列データを順次選択出力するデータセレクタ
とを具えて並列直列変換回路を構成するものであ
り、このデータセレクタの機能を利用して、例え
ば所望の時点でデータセレクタを非能動としたり
（これによりデータセレクタ出力に無条件に「０」
データが挿入される）、あるいは並列データ以外
の固定データをも予めデータセレクタの他の入力
番地に加えておき、所望の時点で上記選択情報に
よりこの固定データを選択するようにしたりする
ことにより特定データの挿入を実行する。

以下、この発明にかかる並列直列変換回路を添
付図面に示す実施例にしたがつて詳細に説明す
る。

第１図はこの発明にかかる並列直列変換回路の
一実施例を示すものである。

この実施例回路は、データセレクタ１、カウン
タ２、デイジタルコンパータ３、および制御処理
部４を具えて同図のように構成される。すなわ
ち、直列変換を所望する可変長並列データPD（こ
の例では最大長10ビツトのデータであるとする）、
および挿入を所望とする特定の固定データCD（こ
の例では６種類のデータまで挿入可能とする）は
データセレクタ１の０番地〜15番地の各入力端子
にそれぞれ加えられるものであり、これら各印加
データは該データセレクタ１の選択端子Ａ，Ｂ，
Ｃ，Ｄに加えられるカウンタ２の４ビツトの計数
出力の内容に対応してそれぞれ選択出力される。
例えば、カウンタ２の計数出力が２進信号で
「０、０、０、０」という内容であつた場合はデ
ータセレクタ１の０番地の入力端子に加えられた
データ、すなわち第１図に示す例でいえば並列デ
ータPDのうちの先頭ビツトのデータがデータSD
として選択出力され、同様にカウンタ２の計数出
力が「０、０、０、１」という内容であつた場合
はデータセレクタ１の１番地の入力端子に加えら
れたデータ、すなわち並列データPDのうち第２
ビツト目のデータがデータSDとして選択出力さ
れ、カウンタ２の計数出力が「１、０、１、０」
という内容であつた場合はデータセレクタ１の10
番地の入力端子に加えられたデータ、すなわち固
定データCDのうちの１つがデータSDとして選択
出力される。なお、この実施例回路においてデイ
ジタルコンパレータ３は上記可変長並列データ
PDのデータ長を示すデータ長情報PDLとカウン
タ２の計数出力とを受入し比較するものであり、
これらの内容が一致したときに一致検出信号DT
を制御処理部４に対して出力する機能を有する。
また、制御処理部４は信号ENによりデータセレ
クタ１を能動状態または非能動状態とし、信号
INCにより所定のクロツク信号CKに同期したタ
イミングでカウンタ２の計数内容をインクリメン
トし、信号CLによりカウンタ２の計数内容を初
期化し、信号Ｌにより該制御処理部４にて任意に
形成するP1、P2、P3、P4の４ビツトのプリセツ
トデータをカウンタ２にロード、さらにクロツク
信号CKのタイミングでデータセレクタ１から出
力されるデータSDを転送する（ただし転送手段
の図示は省略する）機能を有するものであり、デ
イジタルコンパレータ３から上記一致検出信号
DTが加えられることによつて１つの可変長並列
データに対する直列変換が終了したことを認知
し、後述する所定の処理を行う。

第２図は上記制御処理部４の動作例を示すフロ
ーチヤートであり、以下このフローチヤートを参
照して第１図に示した実施例回路の具体動作を説
明する。

はじめに、特定データの挿入を必要としない通
常の並列直列変換動作について説明する。

いま、例えば８ビツトのデータ長を有する並列
データPD（このデータ長情報PDLは「０、１、
１、１」となる）が、データセレクタ１の０番地
から７番地までの入力端子に印加されたとする
と、制御処理部４は初期動作として信号ENによ
りデータセレクタ１を能動状態とし（第２図ステ
ツプ＜10＞参照）、次で信号CLによりカウンタ２
の計数内容を初期化する（第２ステツプ＜20＞参
照）。これにより、カウンタ２の計数出力は「０、
０、０、０」を示すことになり、上記並列データ
PDのうちデータセレクタ１の０番地の入力端子
に印加されたビツトのデータがデータSDとして
選択出力される。この出力されたデータSDは制
御処理４から出力されるクロツク信号CKのタイ
ミングに同期して転送される（第２図ステツプ＜
30＞参照）。次に制御処理部４は、信号INCによ
りカウンタ２の計数内容をインクリメントして
「０、０、０、１」とし、上記並列PDのうちデー
タセレクタ１の１番地の入力端子に印加されたビ
ツトのデータをデータSDとして選択し同様に転
送する（第２図ステツプ＜40＞参照）。以下制御
処理部４は、この計数内容インクリメント動作と
データ転送動作とを、カウンタ２の計数内容が上
記並列データPDのデータ長情報PDLの内容であ
る「０、１、１、１」となるまで繰り返し実行す
るものであり（第２図ステツプ＜90＞参照）、こ
の内容が「０、１、１、１」と一致した時点でデ
イジタルコンパレータ３から出力される一致検出
信号DTを受入して当該並列データPDに対する
直列変換が終了したことを認知し、例えばデータ
セレクタ１を非能動状態として次の並列データの
印加を持つ。勿論、データSDは上記並列データ
PDに対応した直列データとして転送されたこと
になる。

実施例回路のこうした並列直列変換動作におけ
る各信号の時間的な関係を、第３図に参考までに
示す。

次に、特定データとして「０」データを上記直
列データSDに挿入する場合の動作について説明
する。

任意の並列データPDについて第２図のフロー
チヤートで示すステツプ＜40＞およびステツプ＜
90＞の処理の進行中、識別フラグの透過性を保障
するなどの目的で「０」データの挿入を図る場合
（第２図ステツプ＜50＞参照）、当該並列データ
PDの当該ビツト（「０」データの挿入を所望する
ビツトの手前のビツト）に対するステツプ＜40＞
の処理を終了した時点でデータセレクタ１を非能
動状態とするよう制御処理部４をプログラムす
る。以後制御処理部４は、信号INCを停止して前
記計数内容インクリメント動作を中断し、この状
態で任意のクロツク周期分だけデータSDを転送
するよう動作する（第２図ステツプ＜70＞参照）。
これにより、上記クロツク周期分に対応したビツ
ト数だけ「０」データが転送され、直列データ
SD内にこの「０」データが挿入されることにな
る。この「０」データ挿入動作を終了すると、制
御処理部４は再びデータセレクタ１を能動状態と
して、カウンタ２の計数内容がデイジタルコンパ
レータ３で比較される当該並列データPDのデー
タ長情報PDLの内容と一致するまで前述したス
テツプ＜40＞およびステツプ＜90＞の処理をを繰
り返す。該実施例回路のこうした並列直列変換動
作において、上記直列データSDの第２および第
３ビツトに上記「０」データを挿入する場合を想
定した上記各信号の時間的な関係を、第４図に参
考までに示す。１つの並列データPDについて再
度「０」データの挿入を実行する場合にもその当
該ビツトに対するステツプ＜40＞の処理を終了し
た時点で上述同様ステツプ＜60＞〜ステツプ＜80
＞の処理を行えばよい。以降の動作は通常の並列
直列変換動作と同様である。

また上述した「０」データの挿入とは別に特定
の固定データCDの挿入を図る場合には（第２図
のフローチヤートには図示せず）、これら固定デ
ータCDのうち挿入を所望するデータがデータセ
レクタ１から選択出力されるようカウンタ２の計
数出力を設定する。すなわち制御処理部４は、信
号Ｐ１，Ｐ２，Ｐ３，Ｐ４により上記挿入を所望
するデータを選択するに必要なプリセツトデータ
を形成し、信号Ｌにより該形成したプリセツトデ
ータをカウンタ２にロードする。この後クロツク
信号CKのタイミングで上記選択した固定データ
を転送すれば、この固定データもデータSDに直
列に挿入されることになる。

なお、上記固定データCDの形態は任意であり、
それぞれ異なる種類の直列データであつてもよい
し、複数ビツトの並列データ（この場合、第１図
に示した実施例では最大データ長６ビツトまで可
能）であつてもよいし、さらには先に述べた
「０」データであつてもよい。したがつて、固定
データCDが直列データであつた場合はこの直列
データを転送しきるまでカウンタ２の内容を保持
するようにし、並列データであつた場合は前述し
た並列直列変換動作と同様にカウンタ２の内容を
順次インクリメントするようにすればよい。一般
に、このような固定データCDの挿入は、前述し
た可変長並列データPDの直列化が終了する毎に
行われる。ただし、この固定データCDが前述し
た「０」データであつて、並列直列変換動作の最
中に該「０」データの挿入が必要となる場合に
は、第１図に示した実施例回路に適宜なメモリを
設けてカウンタ２のインクリメント時の計数内容
を一時保持するようにし、プリセツトデータのカ
ウンタロードによる「０」データ挿入が終了した
後に上記保持した計数内容からインクリメント動
作を再開始するようにするか、あるいは「０」デ
ータ挿入所望時に一旦カウンタ２のインクリメン
ト動作を停止するとともに該「０」データを選択
するに必要なプリセツトデータをカウンタ２を介
さずに直接データセレクタ１に加えるようにし、
このプリセツトデータによる「０」データ挿入が
終了した後にカウンタ２のインクリメント動作を
再開始するようにすればよい。

また、第１図に示した実施例では可変長並列デ
ータPDの先頭ビツトがデータセレクタ１の０番
地の入力端子に加えられるものとしたが、特にこ
れに限定されるものではない。すなわち、上記可
変長並列データPDの先頭ビツトが加えられる入
力端子の番地に対応する計数内容をプリセツトデ
ータとして予めカウンタ２にロードする機能、お
よび上記可変長並列データPDのデータ長情報
PDLの内容を換算、すなわち０番地からこの並
列データPDの先頭ビツトが加えられる入力端子
の番地までに対応するビツト数分をこのデータ長
情報PDLの内容に換算する機能さえ付加すれば、
上記可変長並列データPDがデータセレクタ１の
いかなる番地の入力端子から加えられても有効に
これを直列変換することがてきる。

なお、可変長並列データPDの直列変換し得る
最大データ長はデータセレクタ１の入力許容量で
定まるものであり、先に説明したデータ長に限定
されるものでないことは勿論である。

以上説明したように、この発明にかかる並列直
列変換回路によれば、いかなる可変長並列データ
であつてもこれを有効に直列変換し、他の特定デ
ータの挿入をも容易に実現するという優れた効果
を奏する。

【図面の簡単な説明】

第１図はこの発明にかかる並列直列変換回路の
一実施例構成を示す図、第２図は第１図に示した
実施例回路における制御処理部の動作例を示すフ
ローチヤート、第３図および第４図はそれぞれ第
１図に示した実施例回路全体としての動作例を示
すタイミングチヤートである。 １……データセレクタ、２……カウンタ、３…
…デイジタルコンパレータ、４……制御処理部。

Claims (1)

1. 【特許請求の範囲】 １ 可変長なｍビツト（ｍ：自然数）並列データ
   を、そのデータ長ｍを示す情報として該並列デー
   タに伴つて入力されるデータ長情報に基づき直列
   データに変換する並列直列変換回路において、 前記直列データのビツト時間に同期した所定の
   計数信号に基づき順次計数を進めるカウンタと、 ０〜ｎの各番地（ｎ：自然数、ｎ≧ｍ）に対応
   した複数の入力端の一部若しくは全部に前記並列
   データが入力され、この入力された並列データの
   うち前記カウンタの計数内容に基づき指定される
   番地に対応して入力されているデータを、同カウ
   ンタの計数動作に応じて順次選択出力するデータ
   セレクタと、 前記データ長情報の内容と前記カウンタの計数
   内容とを逐次比較し、これらの内容が一致したと
   き一致検出信号を出力する比較器と、 前記並列データの入力に基づき、前記データセ
   レクタを能動とするとともに、前記カウンタの計
   数初期値を並列データの先頭データが入力されて
   いる前記データセレクタの入力端番地に対応して
   設定し、前記一致検出信号に基づき、前記データ
   セレクタを非能動とする制御手段と、 を具えたことを特徴とする並列直列変換回路。 ２ 可変長なｍビツト（ｍ：自然数）並列データ
   を、そのデータ長ｍを示す情報として該並列デー
   タに伴つて入力されるデータ長情報に基づき直列
   データに変換する並列直列変換回路において、 前記直列データのビツト時間に同期した所定の
   計数信号に基づき順次計数を進めるカウンタと、 ０〜ｎの各番地（ｎ：自然数、ｎ≧ｍ）に対応
   した複数の入力端の一部若しくは全部に前記並列
   データが入力され、この入力された並列データの
   うち前記カウンタの計数内容に基づき指定される
   番地に対応して入力されているデータを、同カウ
   ンタの計数動作に応じて順次選択出力するデータ
   セレクタと、 前記データ長情報の内容と前記カウンタの計数
   内容とを逐次比較し、これらの内容が一致したと
   き一致検出信号を出力する比較器と、 前記並列データの入力に基づき、前記データセ
   レクタを能動とするとともに、前記カウンタの計
   数初期値を並列データの先頭データが入力されて
   いる前記データセレクタの入力端番地に対応して
   設定し、前記一致検出信号に基づき、前記データ
   セレクタを非能動とする第１の制御手段と、 前記並列データの入力の後、所定の時点で、前
   記直列データの所定のビツト時間だけ、前記デー
   タセレクタを非能動とし、かつその間、前記カウ
   ンタへの計数信号の印加を一時停止してその計数
   内容を保持せしめる第２の制御手段と、 を具えたことを特徴とする並列直列変換回路。