JPH02292800A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02292800A JPH02292800A JP1114510A JP11451089A JPH02292800A JP H02292800 A JPH02292800 A JP H02292800A JP 1114510 A JP1114510 A JP 1114510A JP 11451089 A JP11451089 A JP 11451089A JP H02292800 A JPH02292800 A JP H02292800A
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- Japan
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- data
- memory
- signal
- register
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路装置に関し、特に、半導体
集積回路装置内のメモリを試験する半導体集積回路装置
に関する。
集積回路装置内のメモリを試験する半導体集積回路装置
に関する。
［従来の技術］
近年のマイクロコンピュータシステムの発展に伴ない、
小型システムの需要が増加しメモリの開発に良い刺激を
与えたことにより、最近は、このメモリ開発に関する技
術分野が大きな発達を示している。その発達の顕著な成
果は、メモリ容量の大容量化にある。
小型システムの需要が増加しメモリの開発に良い刺激を
与えたことにより、最近は、このメモリ開発に関する技
術分野が大きな発達を示している。その発達の顕著な成
果は、メモリ容量の大容量化にある。
Ｎビットのメモリが与えられたとき、このメモリが正常
に動作しているかどうかをチェックする手法は種々ある
が、いずれの手法においてもビット数の増加に伴ないテ
スト時間が長くなり、実用性の点で問題となる。したが
って、メモリのテストにおいて重要なことは、効率良く
経済的な時間内にテストをすることである。
に動作しているかどうかをチェックする手法は種々ある
が、いずれの手法においてもビット数の増加に伴ないテ
スト時間が長くなり、実用性の点で問題となる。したが
って、メモリのテストにおいて重要なことは、効率良く
経済的な時間内にテストをすることである。
上述の目的を持って、従来は以下のようなメモリのテス
ト方法が行なわれていた。
ト方法が行なわれていた。
第３図は、従来の半導体集積回路装置内のメモリ周辺の
４８成を示すブロック図である。
４８成を示すブロック図である。
図において、集積回路装置は、与えられるｎビットのデ
ータをｍビットで示されるアドレスに記憶するメモリ２
、メモリ２にｍビットで示されるアドレス値を信号とし
て与えるアドレスレジスタ１、メモリ２にｎビットのデ
ータを人出力するデータレジスタ３、データレジスタ３
から出力されるｎビットのデータを入力しｎ入力１出力
とするＮＯＲ回路４およびＡＮＤ回路５、ｎビットのデ
ータを生成しデータレジスタ３へ出力する中央演算処理
装置（以下、ＣＰＵと称す）６、ＣＰＵ６とデータレジ
スタ３間でデータを経由するデータバス７、テスト結果
の信号を出力する出力端子ＪＯおよびＪ１を含む。
ータをｍビットで示されるアドレスに記憶するメモリ２
、メモリ２にｍビットで示されるアドレス値を信号とし
て与えるアドレスレジスタ１、メモリ２にｎビットのデ
ータを人出力するデータレジスタ３、データレジスタ３
から出力されるｎビットのデータを入力しｎ入力１出力
とするＮＯＲ回路４およびＡＮＤ回路５、ｎビットのデ
ータを生成しデータレジスタ３へ出力する中央演算処理
装置（以下、ＣＰＵと称す）６、ＣＰＵ６とデータレジ
スタ３間でデータを経由するデータバス７、テスト結果
の信号を出力する出力端子ＪＯおよびＪ１を含む。
なお、各構成要素１ないし７柑互間は信号線により結ば
れている。また、メモリ２は必要な情報を一時的に蓄え
、必要な時期にそれを読出すことができるＲＡＭ （Ｒ
ａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏ ｒ Ｙの略）で
あり、メモリ２のアドレス入力信号端子（図示しない）
にはアドレスレジスタ１に格納されたｍビットのアドレ
ス値が与えらられ、データ人出力端子（図示しない）に
はデータレジスタ３を介してｎビットのデータが入出力
される。
れている。また、メモリ２は必要な情報を一時的に蓄え
、必要な時期にそれを読出すことができるＲＡＭ （Ｒ
ａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏ ｒ Ｙの略）で
あり、メモリ２のアドレス入力信号端子（図示しない）
にはアドレスレジスタ１に格納されたｍビットのアドレ
ス値が与えらられ、データ人出力端子（図示しない）に
はデータレジスタ３を介してｎビットのデータが入出力
される。
データレジスタ３からのｎビットの出力信号はｎビット
のデータバス７に与えられるとともに、ｎ入力１出力の
ＮＯＲ回路４およびＡＮＤ回路５の入力端子に与えられ
、ＮＯＲ回路４の出力信号は外部端子ＪＯを介して外部
に出力され、またＡＮＤ回路５の出力信号は外部端子Ｊ
１を介して外部に出力されている。そして、それぞれの
外部端子から得られる出力信号がテストデータに応じて
レベル“ＨＩＧＨ”のとき、メモリ２の動作は正常であ
ると判定する。したがって、ＮＯＲ回路４およびＡＮＤ
回路５により判定回路が構成される。
のデータバス７に与えられるとともに、ｎ入力１出力の
ＮＯＲ回路４およびＡＮＤ回路５の入力端子に与えられ
、ＮＯＲ回路４の出力信号は外部端子ＪＯを介して外部
に出力され、またＡＮＤ回路５の出力信号は外部端子Ｊ
１を介して外部に出力されている。そして、それぞれの
外部端子から得られる出力信号がテストデータに応じて
レベル“ＨＩＧＨ”のとき、メモリ２の動作は正常であ
ると判定する。したがって、ＮＯＲ回路４およびＡＮＤ
回路５により判定回路が構成される。
次に、上記のように｛ｔ成される従来の半導体集積回路
装置内のメモリのテスト方法とテスト時の回路動作につ
いて説明する。
装置内のメモリのテスト方法とテスト時の回路動作につ
いて説明する。
テストは信号“０′の書込、読出を行なう第１のモード
と、信号“１”の書込、読出を行なう第２のモードとに
分けられる。
と、信号“１”の書込、読出を行なう第２のモードとに
分けられる。
第１のモードでは、まずメモリ２を書込モードにして、
データレジスタ３の全ビットに書込手段であるＣＰＵ６
よりデータバス７を経由して信号“０“をロードする。
データレジスタ３の全ビットに書込手段であるＣＰＵ６
よりデータバス７を経由して信号“０“をロードする。
そしてアドレスレジスタ１にアドレス値“０＃をロード
し、メモリ２の０番地にテストデータ“０”を書込む。
し、メモリ２の０番地にテストデータ“０”を書込む。
順次アドレスレジスタ１のアドレス値を１、２、・・・
とインクリメントして、メモリ２の全アドレスにテスト
データ“０゛を書込む。
とインクリメントして、メモリ２の全アドレスにテスト
データ“０゛を書込む。
その後メモリ２を読出モードにし、アドレスレジスタ１
にアドレス値“Ｏ”をロードし、メモリ２のＯ番地のデ
ータを読出し、データレジスタ３に格納する。このとき
メモリ２が正常に動作している場合、データレジスタ３
には値“０“が格納されており、データレジスタ３の値
を人力とするＮＯＲ回路４の出力信号はレベル“ＨＩＧ
Ｈ″となる。すなわち、メモリ２のＯ番地への書込、０
番地からの読出が正常に動作しているかどうかをＮＯＲ
回路４の出力信号により判定することができる。同様に
してアドレスレジスタ１のアドレス値を順次１、２、・
・・とインクリメントし、メモリ２内の全アドレス、す
なわち、メモリ２のすべてのメモリセルについてデータ
“０＃の書込、読出動作をＮＯＲ回路４の出力信号によ
りテストできる。
にアドレス値“Ｏ”をロードし、メモリ２のＯ番地のデ
ータを読出し、データレジスタ３に格納する。このとき
メモリ２が正常に動作している場合、データレジスタ３
には値“０“が格納されており、データレジスタ３の値
を人力とするＮＯＲ回路４の出力信号はレベル“ＨＩＧ
Ｈ″となる。すなわち、メモリ２のＯ番地への書込、０
番地からの読出が正常に動作しているかどうかをＮＯＲ
回路４の出力信号により判定することができる。同様に
してアドレスレジスタ１のアドレス値を順次１、２、・
・・とインクリメントし、メモリ２内の全アドレス、す
なわち、メモリ２のすべてのメモリセルについてデータ
“０＃の書込、読出動作をＮＯＲ回路４の出力信号によ
りテストできる。
第２のモードでは、まずメモリ２を書込モードにし、デ
ータレジスタ３の全ビットにデータバス７を経由して信
号“１″をロードする。第１のモードと同様にしてアド
レスレジスタ１のアドレス値を０，１、２、・・・とイ
ンクリメントしてメモリ２のすべてのアドレスにデータ
レジスタ３のテストデータを書込む。その後メモリ２を
続出モードにし、再びアドレスレジスタ１のアドレス値
を０１１、２、・・・とインクリメントしてメモリ２に
記憶されているデータを読出し、データレジスタ３に格
納する。このとき、メモリ２が正常に動作している場合
、データレジスタ３の全ビットに信号“１”が格納され
ており、ＡＮＤ回路５の出力信号がレベル“ＨＩＧＨ”
となる。すなわち、メモリ２のすべてのメモリセルへの
データ″１″の書込、スべてのメモリセルからデータ″
１″の読出動作をＡＮＤ回路５の出力信号によってテス
トできる。
ータレジスタ３の全ビットにデータバス７を経由して信
号“１″をロードする。第１のモードと同様にしてアド
レスレジスタ１のアドレス値を０，１、２、・・・とイ
ンクリメントしてメモリ２のすべてのアドレスにデータ
レジスタ３のテストデータを書込む。その後メモリ２を
続出モードにし、再びアドレスレジスタ１のアドレス値
を０１１、２、・・・とインクリメントしてメモリ２に
記憶されているデータを読出し、データレジスタ３に格
納する。このとき、メモリ２が正常に動作している場合
、データレジスタ３の全ビットに信号“１”が格納され
ており、ＡＮＤ回路５の出力信号がレベル“ＨＩＧＨ”
となる。すなわち、メモリ２のすべてのメモリセルへの
データ″１″の書込、スべてのメモリセルからデータ″
１″の読出動作をＡＮＤ回路５の出力信号によってテス
トできる。
ここで、メモリ２の内部構成とその動作について、第４
図を参照して簡単に説明する。
図を参照して簡単に説明する。
第４図は、メモリ２の構成の一例を示すブロック図であ
る。
る。
図において、メモリセルアレイ２０１には複数のワード
線および複数のビット線が互いに交差するように配置さ
れており、それらのワード線とビット線との各交点にメ
モリセルが設けられている。
線および複数のビット線が互いに交差するように配置さ
れており、それらのワード線とビット線との各交点にメ
モリセルが設けられている。
メモリセルの選択はＸアドレスバッファ・デコーダ２０
２によって選択された１つのワード線とＹアドレスバッ
ファ・デコーダ２０３によって選択された１つのビット
線との交点をもとに行なわれる。選択されたメモリセル
にデータが書込まれたり、あるいはそのメモリセルに蓄
えられていたデータが読出されたりするが、このデータ
の書込／読出の指示はＲ／Ｗ制御回路２０４に与えられ
る読出／書込制御信号Ｒ／Ｗによって行なわれる。
２によって選択された１つのワード線とＹアドレスバッ
ファ・デコーダ２０３によって選択された１つのビット
線との交点をもとに行なわれる。選択されたメモリセル
にデータが書込まれたり、あるいはそのメモリセルに蓄
えられていたデータが読出されたりするが、このデータ
の書込／読出の指示はＲ／Ｗ制御回路２０４に与えられ
る読出／書込制御信号Ｒ／Ｗによって行なわれる。
すなわち、読出／書込制御信号Ｒ／Ｗが読出を指示する
信号であれば、メモリ２はデータ読出モードになり、読
出／書込制御信号Ｒ／Ｗが書込を指示する信号であれば
、メモリ２はデータ書込モードになる。データの書込時
には、入力データＤｉｎがＲ／Ｗ制御回路２０４を介し
て選択されたメモリセルに入力される。一方、データの
読出時には、選択されたメモリセルに蓄えられているデ
ータがセンスアンブ２０５によって検出された後増幅さ
れ、データ出力バッファ２０６を介して出力データＤｏ
ｕｔとして外部へ出力される。
信号であれば、メモリ２はデータ読出モードになり、読
出／書込制御信号Ｒ／Ｗが書込を指示する信号であれば
、メモリ２はデータ書込モードになる。データの書込時
には、入力データＤｉｎがＲ／Ｗ制御回路２０４を介し
て選択されたメモリセルに入力される。一方、データの
読出時には、選択されたメモリセルに蓄えられているデ
ータがセンスアンブ２０５によって検出された後増幅さ
れ、データ出力バッファ２０６を介して出力データＤｏ
ｕｔとして外部へ出力される。
なお、入力データＤｉｎおよび出力データＤＯｕｔは、
第３図に示すデータレジスタ３を経由してメモリセルア
レイ２０１に書込まれたり、メモリセルアレイ２０１か
ら読出されたりする。またＸアドレスバッファ・デコー
ダ２０２およびＹアドレスバッファ・デコーダ２０３が
示す各アドレス値は、第３図に示すアドレスレジスタ１
のアドレス値が、該当するワード線およびビット線を指
定できるように処理されて各デコーダに入力されること
になる。
第３図に示すデータレジスタ３を経由してメモリセルア
レイ２０１に書込まれたり、メモリセルアレイ２０１か
ら読出されたりする。またＸアドレスバッファ・デコー
ダ２０２およびＹアドレスバッファ・デコーダ２０３が
示す各アドレス値は、第３図に示すアドレスレジスタ１
のアドレス値が、該当するワード線およびビット線を指
定できるように処理されて各デコーダに入力されること
になる。
［発明が解決しようとする課題］
従来の半導体集積回路装置内のメモリのテストは、テス
トデータをＣＰＵで生成しデータパスを経由して、一旦
データレジスタにロードし、その後メモリ内に書込んで
いた。そのため、ＣＰＵ以降のテスト回路そのものをブ
ラックボックスとして扱っていることよりテスト結果が
不正であっても、エラーの原因がメモリ動作にあるのか
ＣＰＵ動作にあるのか特定するのが困難であった。また
、ＣＰＵで生成されるテストデータはデータパスを経由
してテスト回路に入力するので、テストデータをロード
するための時間がテスト時間に含まれ非効率的であった
。さらに、テストデータのケースを変更するたびにＣＰ
Ｕ側のテストデータ生成のためのプログラム変更がある
ので、プログラムのメンテナンスも含め装置自体の保守
に費用と時間がかかるなどの問題点があった。
トデータをＣＰＵで生成しデータパスを経由して、一旦
データレジスタにロードし、その後メモリ内に書込んで
いた。そのため、ＣＰＵ以降のテスト回路そのものをブ
ラックボックスとして扱っていることよりテスト結果が
不正であっても、エラーの原因がメモリ動作にあるのか
ＣＰＵ動作にあるのか特定するのが困難であった。また
、ＣＰＵで生成されるテストデータはデータパスを経由
してテスト回路に入力するので、テストデータをロード
するための時間がテスト時間に含まれ非効率的であった
。さらに、テストデータのケースを変更するたびにＣＰ
Ｕ側のテストデータ生成のためのプログラム変更がある
ので、プログラムのメンテナンスも含め装置自体の保守
に費用と時間がかかるなどの問題点があった。
それゆえに、本発明の目的は、その装置内のメモリ動作
のテストを容易に行なえ、かつ、テストを短時間で行な
える半導体集積回路装置を提供することである。
のテストを容易に行なえ、かつ、テストを短時間で行な
える半導体集積回路装置を提供することである。
［課題を解決するための手段］
本発明にかかる半導体集積回路装置は、複数ビットのデ
ータを２値のレベルで記憶する半導体メモリの動作のテ
ストを行なう半導体集積回路装置であって、前記メモリ
のアドレスに対応した複数のビットからなるデータを格
納するデータレジスタ手段と、前記データレジスタ手段
は、各ビットごとにセットおよびリセット可能であり、
前記データレジスタ手段に設定されるべき所定のテスト
データを与えるだめの外部設定手段と、前記外部設定手
段に設定されたテストデータを前記メモリの対応のアド
レスに書込む手段と、前記書込手段により書込まれたテ
ストデータをアドレスごとに読出す手段と、前記読出手
段により読出されたテストデータの各ビットのレベルを
判定する手段とを備えて構成される。
ータを２値のレベルで記憶する半導体メモリの動作のテ
ストを行なう半導体集積回路装置であって、前記メモリ
のアドレスに対応した複数のビットからなるデータを格
納するデータレジスタ手段と、前記データレジスタ手段
は、各ビットごとにセットおよびリセット可能であり、
前記データレジスタ手段に設定されるべき所定のテスト
データを与えるだめの外部設定手段と、前記外部設定手
段に設定されたテストデータを前記メモリの対応のアド
レスに書込む手段と、前記書込手段により書込まれたテ
ストデータをアドレスごとに読出す手段と、前記読出手
段により読出されたテストデータの各ビットのレベルを
判定する手段とを備えて構成される。
［作用］
本発明にかかる半導体集積回路装置においては、装置内
のメモリにテストデータを設定するためのデータレジス
タに、新たに設けられるセット／リセット機能を有する
外部設定手段を介してテストデータの設定を行なってい
るので、テストデータが容易にかつ短時間でメモリに設
定できる。
のメモリにテストデータを設定するためのデータレジス
タに、新たに設けられるセット／リセット機能を有する
外部設定手段を介してテストデータの設定を行なってい
るので、テストデータが容易にかつ短時間でメモリに設
定できる。
［実施例コ
以下、この発明の一実施例を図面をづ照して説明する。
第１図は、本発明の一実施例の半導体集積回路装置内の
メモリ周辺の構成を示すブロック図である。第１図の本
発明のブロック図において、第３図に示す従来のブロッ
ク図に比較して改善している点は、データレジスタ３に
は外部端子ＳＥＴおよび外部端子ＲＥＳＥＴを介してセ
ット信号およびリセット信号が与えられる点にある。他
の構成およびその動作については従来同様である。
メモリ周辺の構成を示すブロック図である。第１図の本
発明のブロック図において、第３図に示す従来のブロッ
ク図に比較して改善している点は、データレジスタ３に
は外部端子ＳＥＴおよび外部端子ＲＥＳＥＴを介してセ
ット信号およびリセット信号が与えられる点にある。他
の構成およびその動作については従来同様である。
データレジスタ３からのｎビットの出力信号は従来同様
に、半導体集積回路装置のｎビットのデータバス７に与
えられるとともに、ｎ人力１出力のＮＯＲ回路４および
ＡＮＤ回路５の人力端子に与えられ、ＮＯＲ回路４の出
力信号は出力端子ＪＯを介して外部に出力され、また、
ＡＮＤ回路５の出力信号は出力端子Ｊ１を介して外部に
出力されている。そしてそれぞれの出力信号がテストデ
ータに応じてレベル″ＨＩＧＨ″のときメモリ２は正常
であると判定する。
に、半導体集積回路装置のｎビットのデータバス７に与
えられるとともに、ｎ人力１出力のＮＯＲ回路４および
ＡＮＤ回路５の人力端子に与えられ、ＮＯＲ回路４の出
力信号は出力端子ＪＯを介して外部に出力され、また、
ＡＮＤ回路５の出力信号は出力端子Ｊ１を介して外部に
出力されている。そしてそれぞれの出力信号がテストデ
ータに応じてレベル″ＨＩＧＨ″のときメモリ２は正常
であると判定する。
次に、上記のように構成される一実施例の半導体集積回
路装置内のメモリのテスト方法とテスト時の回路動作に
ついて説明する。
路装置内のメモリのテスト方法とテスト時の回路動作に
ついて説明する。
テストは、信号“０”の書込、読出を行なう第１のモー
ドと、信号“］゛の書込、読出を行なう第２のモードと
に分けられる。
ドと、信号“］゛の書込、読出を行なう第２のモードと
に分けられる。
第１のモードでは、まずメモリ２を書込モードにして、
外部端子ＲＥＳＥＴを介してデータレジスタ３にリセッ
ト信号を与え、すなわち、データレジスタ３に信号“０
“をセットする。そして、アドレスレジスタ１にアドレ
ス値“０”をロードしメモリ２の０番地にテストデータ
“０”を書込む。順次アドレスレジスタ１のアドレス値
を１、２、・・・とインクリメントして、メモリ２の全
アドレスにテストデータ“０″を書込む。
外部端子ＲＥＳＥＴを介してデータレジスタ３にリセッ
ト信号を与え、すなわち、データレジスタ３に信号“０
“をセットする。そして、アドレスレジスタ１にアドレ
ス値“０”をロードしメモリ２の０番地にテストデータ
“０”を書込む。順次アドレスレジスタ１のアドレス値
を１、２、・・・とインクリメントして、メモリ２の全
アドレスにテストデータ“０″を書込む。
その後メモリ２を読出モードにし、アドレスレジスタ１
にアドレス値″０”をロードし、メモリ２の０番地のデ
ータを読出し、データレジスタ３に格納する。このとき
メモリ２が正常に動作している場合、データレジスタ３
の全ビットには信号“Ｏ＃が格納されており、データレ
ジスタ３の値を入力するとＮＯＲ回路４の出力信号はレ
ベル“ＨＩＧＨ”となる。すなわち、メモリ２の０番地
への書込、０番地からの読出が正常に動作しているかど
うかをＮＯＲ回路４の出力信号により判定する。同様に
して、アドレスレジスタ１のアドレス値を順次１、２、
・・・とインクリメントし、メモリ２内の全アドレス、
すなわち、すべてのメモリセルについてデータ“０“の
書込、読出動作をＮＯＲ回路４の出力信号によりテス１
・する。
にアドレス値″０”をロードし、メモリ２の０番地のデ
ータを読出し、データレジスタ３に格納する。このとき
メモリ２が正常に動作している場合、データレジスタ３
の全ビットには信号“Ｏ＃が格納されており、データレ
ジスタ３の値を入力するとＮＯＲ回路４の出力信号はレ
ベル“ＨＩＧＨ”となる。すなわち、メモリ２の０番地
への書込、０番地からの読出が正常に動作しているかど
うかをＮＯＲ回路４の出力信号により判定する。同様に
して、アドレスレジスタ１のアドレス値を順次１、２、
・・・とインクリメントし、メモリ２内の全アドレス、
すなわち、すべてのメモリセルについてデータ“０“の
書込、読出動作をＮＯＲ回路４の出力信号によりテス１
・する。
第２のモードでは、まずメモリ２を書込モードにし、外
部端子ＳＥＴを介してデータレジスタ３にセット信号を
与え、データレジスタ３に信号“１”をセッ１・する。
部端子ＳＥＴを介してデータレジスタ３にセット信号を
与え、データレジスタ３に信号“１”をセッ１・する。
第１のモードと同様にしてアドレスレジスタ１のアドレ
ス値を０、１、２・・・とインクリメントしてメモリの
すべてのアドレスにデータレジスタ３のテストデータ“
１″を書込む。その後メモリ２を読出モードにし、再び
アドレスレジスタ１のアドレス値を０、１、２、・・・
とインクリメントしてメモリ２に記憶されているデータ
を読出し、データレジスタ３に格納する。このとき、メ
モリ２が正常に動作している場合、データレジスタ３の
全ビットに信号“１”が格納されており、ＡＮＤ回路５
の出力信号がレベル“ＨＩＧＨ“となる。すなわち、メ
モリ２のすべてのメモリセルヘデータ“１”の書込、す
べてのメモリセルからデータ“１“の読出動作をＡＮＤ
回路５の出力信号によってテストする。
ス値を０、１、２・・・とインクリメントしてメモリの
すべてのアドレスにデータレジスタ３のテストデータ“
１″を書込む。その後メモリ２を読出モードにし、再び
アドレスレジスタ１のアドレス値を０、１、２、・・・
とインクリメントしてメモリ２に記憶されているデータ
を読出し、データレジスタ３に格納する。このとき、メ
モリ２が正常に動作している場合、データレジスタ３の
全ビットに信号“１”が格納されており、ＡＮＤ回路５
の出力信号がレベル“ＨＩＧＨ“となる。すなわち、メ
モリ２のすべてのメモリセルヘデータ“１”の書込、す
べてのメモリセルからデータ“１“の読出動作をＡＮＤ
回路５の出力信号によってテストする。
なお、外部端子ＳＥＴおよびＲＥＳＥＴから同時に信号
を入力することは不可能で、外部端子ＳＥＴあるいは外
部端子ＲＥＳＥＴのどちらか一方より信号を入力する。
を入力することは不可能で、外部端子ＳＥＴあるいは外
部端子ＲＥＳＥＴのどちらか一方より信号を入力する。
さらに、本実施例ではテストデータはデータレジスタ３
のすべてのビットを信号“１″あるいは信号′０″とし
たが、データレジスタ３の各ビットは信号“１″および
信号“０”が混在してもよくこの場合を、第２図を参照
して説明する。
のすべてのビットを信号“１″あるいは信号′０″とし
たが、データレジスタ３の各ビットは信号“１″および
信号“０”が混在してもよくこの場合を、第２図を参照
して説明する。
第２図は、本発明の他の実施例のデータレジスタの構成
を示すブロック図である。第２図において、データレジ
スタ３はｎ個のビットのレジスタ３１、３２、・・・、
３ｎを含む。各ビットのレジスタ３１ないし３ｎは、外
部端子ＳＥＴより信号を人力するだめの人力信号端子Ｓ
、外部端子ＲＥＳＥＴより信号を人力するための入力信
号端子Ｒ１外部端子ＳＥＴおよびＲＥＳＥＴ以外からの
信号を入力するための入力信号端子！およびレジスタ内
のデータを外部に出力するため出力信号端子Ｏを含む。
を示すブロック図である。第２図において、データレジ
スタ３はｎ個のビットのレジスタ３１、３２、・・・、
３ｎを含む。各ビットのレジスタ３１ないし３ｎは、外
部端子ＳＥＴより信号を人力するだめの人力信号端子Ｓ
、外部端子ＲＥＳＥＴより信号を人力するための入力信
号端子Ｒ１外部端子ＳＥＴおよびＲＥＳＥＴ以外からの
信号を入力するための入力信号端子！およびレジスタ内
のデータを外部に出力するため出力信号端子Ｏを含む。
各入力信号端子Ｉは入力端子１３１、■３２、・・・
１３ｎに結ばれ、各出力信号端子Ｏは出力端子０３１、
０３２、・・・、０３ｎに結ばれている。
１３ｎに結ばれ、各出力信号端子Ｏは出力端子０３１、
０３２、・・・、０３ｎに結ばれている。
またこの場合、判定回路を構成するＮＯＲ回路４および
ＡＮＤ回路５は、メモリ２の正常動作時にその入力信号
が、ＮＯＲ回路４については信号“０２が揃うように、
ＡＮＤ回路５については信号“１゜が揃うように、各回
路に人力する信号線に信号を判定させる回路を適宜設け
ればよい。
ＡＮＤ回路５は、メモリ２の正常動作時にその入力信号
が、ＮＯＲ回路４については信号“０２が揃うように、
ＡＮＤ回路５については信号“１゜が揃うように、各回
路に人力する信号線に信号を判定させる回路を適宜設け
ればよい。
第２図においては、たとえば外部端子ＳＥＴより信号を
人力すると、レジスタ３１、３２、・・・３ｎ−１、３
ｎには順に０、１、・・・、０、１と信号がセットされ
、外部端子ＲＥＳＥＴより信号を入力するとレジスタ３
１、３２、・・・、３ｎ−１、３ｎには順に１、０、・
・・、１、０と信号がセットされるように構成されてい
る。
人力すると、レジスタ３１、３２、・・・３ｎ−１、３
ｎには順に０、１、・・・、０、１と信号がセットされ
、外部端子ＲＥＳＥＴより信号を入力するとレジスタ３
１、３２、・・・、３ｎ−１、３ｎには順に１、０、・
・・、１、０と信号がセットされるように構成されてい
る。
また、本実施例では、アドレスレジスタ１のアドレス値
のインクリメント方法は、ＣＰＵなどによりカウント制
御されたデータをアドレスレジスタ１にロードするよう
にしてもよく、その方法は特定するものではない。また
、データレジスタ３を、経由して人出力されるメモリ２
内のテストデータをＮＯＲ回路４およびＡＮＤ回路５で
構成する判定回路でその正誤を判定するようにしている
が、テストデータの正誤を判定できる手段であれば、そ
の判定回路の構成を特定するものではない。
のインクリメント方法は、ＣＰＵなどによりカウント制
御されたデータをアドレスレジスタ１にロードするよう
にしてもよく、その方法は特定するものではない。また
、データレジスタ３を、経由して人出力されるメモリ２
内のテストデータをＮＯＲ回路４およびＡＮＤ回路５で
構成する判定回路でその正誤を判定するようにしている
が、テストデータの正誤を判定できる手段であれば、そ
の判定回路の構成を特定するものではない。
［発明の効果］
本発明にかかる半導体集禎回路装置においては、装置内
のメモリ動作テスト用のテストデータを洛納するデータ
レジスタが、その各ビットごとにセット機能およびリセ
ット機能を有し、外部端子からのセット信号またはリセ
ット信号入力により所定のテストデータを設定するよう
にしている。したがって、データレジスタに直接データ
設定できるので、メモリの動作テストが容易にかつ短時
間で行なえ、さらに、テストデータ作成のプログラムが
不要となるのでプログラムのメンテナンスも不要となり
経費削減が図れるなどの効果がある。
のメモリ動作テスト用のテストデータを洛納するデータ
レジスタが、その各ビットごとにセット機能およびリセ
ット機能を有し、外部端子からのセット信号またはリセ
ット信号入力により所定のテストデータを設定するよう
にしている。したがって、データレジスタに直接データ
設定できるので、メモリの動作テストが容易にかつ短時
間で行なえ、さらに、テストデータ作成のプログラムが
不要となるのでプログラムのメンテナンスも不要となり
経費削減が図れるなどの効果がある。
第１図は、本発明の一実施例の半導体集積回路装置内の
メモリ周辺の構成を示すブロック図である。第２図は、
本発明の他の実施例のデータレジスタの構成を示すブロ
ック図である。第３図は、従来の半導体集積回路装置内
のメモリ周辺の構成を示すブロック図である。第４図は
、第１図および第３図に示すメモリ２の構成の一例を示
すブロック図である。 図において、１はアドレスレジスタ、２はメモリ、３は
データレジスタ、４はＮＯＲ回路、５はＡＮＤ回路、Ｊ
ＯおよびＪ１は出力端子、ＳＥＴおよびＲＥＳＥＴは外
部端子である。 なお、各図中、同一符号は同一または相当部分を示す。
メモリ周辺の構成を示すブロック図である。第２図は、
本発明の他の実施例のデータレジスタの構成を示すブロ
ック図である。第３図は、従来の半導体集積回路装置内
のメモリ周辺の構成を示すブロック図である。第４図は
、第１図および第３図に示すメモリ２の構成の一例を示
すブロック図である。 図において、１はアドレスレジスタ、２はメモリ、３は
データレジスタ、４はＮＯＲ回路、５はＡＮＤ回路、Ｊ
ＯおよびＪ１は出力端子、ＳＥＴおよびＲＥＳＥＴは外
部端子である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数ビットのデータを２値のレベルで記憶する半導体メ
モリの動作のテストを行なう半導体集積回路装置であっ
て、 前記メモリのアドレスに対応した複数のビットからなる
データを格納するデータレジスタ手段と、前記データレ
ジスタ手段は、 各ビットごとにセットおよびリセット可能であり、 前記データレジスタ手段に設定されるべき所定のテスト
データに対応して外部からセットまたはリセット信号を
与えるための外部設定手段と、前記外部設定手段に設定
されたテストデータを前記メモリの対応のアドレスに書
込む手段と、前記書込手段により書込まれたテストデー
タをアドレスごとに読出す手段と、 前記読出手段により読出されたテストデータの各ビット
のレベルを判定する手段とを備えた、半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114510A JPH02292800A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114510A JPH02292800A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02292800A true JPH02292800A (ja) | 1990-12-04 |
Family
ID=14639565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114510A Pending JPH02292800A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02292800A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
| JPS6085500A (ja) * | 1983-10-18 | 1985-05-14 | Fujitsu Ltd | 高集積回路素子内蔵メモリの試験方式 |
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
-
1989
- 1989-05-08 JP JP1114510A patent/JPH02292800A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
| JPS6085500A (ja) * | 1983-10-18 | 1985-05-14 | Fujitsu Ltd | 高集積回路素子内蔵メモリの試験方式 |
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
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