JPH02295307A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02295307A JPH02295307A JP11692089A JP11692089A JPH02295307A JP H02295307 A JPH02295307 A JP H02295307A JP 11692089 A JP11692089 A JP 11692089A JP 11692089 A JP11692089 A JP 11692089A JP H02295307 A JPH02295307 A JP H02295307A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- vdd
- transistors
- channel
- vss
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野］
本発明は半導体装置におけるシュミットトリガ一回路の
改良に関する． 〔従来の技術１ 半導体装置においてはノイズの防止、誤動作防止のため
にシュミットトリガー回路を入れる必要があるときがあ
る。 従来の回路は第２図のような回路構成をとっていた。２
１は入力端子、２２は出力端子、２３はＶＤＤ電極、２
４はＶＳＳ電極である．２８．２７、２９はＰチャンネ
ルトランジスタ．２６、２５、３０はＮチャンネルトラ
ンジスタである．３ｌはＰチャンネルトランジスタ２７
とＮチャンネルトランジスタ２６の接続点を入力とする
インバータである． 入力端子２ｌがｖＳＳであった時Ｐチャンネルトランジ
スタ２８．２７はオンし、Ｎチャンネルトランジスタ２
６、２５はオフする．このためインバータ３１は入力が
ＶＤＤであるためｖＳＳを出力し、Ｐチャンネルトラン
ジスタ２９はオンし，Ｎチャンネルトランジスタ３０は
オフする。 ここで入力端子２ｌをＶＳＳからＶＤＤへ変化させた時
，Ｐチャンネルトランジスタ２７とＮチャンネルトラン
ジスタ２６の接続点がインバータ３ｌの反転レベルに達
するまではＰチャンネルトランジスタ２８．２７．２９
とＮチャンネルトランジスタ２６．２５での反転レベル
となるわけで必然的にＶＤＤ側に寄ったものになる．逆
に入力端子２１をＶＤＤからｖＳＳに変化させる時も同
様で，Ｐチャンネルトランジスタ２７とＮチャンネルト
ランジスタ２６の接続点がインバータ３ｌの反転レベル
に達するまではＰチャンネルトランジスタ２８、２７と
Ｎチャンネルトランジスタ２６、２５．３０からなる回
路の反転レベルを考えるべきで、この時，その反転レベ
ルはＶ Ｓ Ｓ ｆＩｌｌ＋に寄ったものであり，この
事によりシュミットトリガー回路となるのである．
改良に関する． 〔従来の技術１ 半導体装置においてはノイズの防止、誤動作防止のため
にシュミットトリガー回路を入れる必要があるときがあ
る。 従来の回路は第２図のような回路構成をとっていた。２
１は入力端子、２２は出力端子、２３はＶＤＤ電極、２
４はＶＳＳ電極である．２８．２７、２９はＰチャンネ
ルトランジスタ．２６、２５、３０はＮチャンネルトラ
ンジスタである．３ｌはＰチャンネルトランジスタ２７
とＮチャンネルトランジスタ２６の接続点を入力とする
インバータである． 入力端子２ｌがｖＳＳであった時Ｐチャンネルトランジ
スタ２８．２７はオンし、Ｎチャンネルトランジスタ２
６、２５はオフする．このためインバータ３１は入力が
ＶＤＤであるためｖＳＳを出力し、Ｐチャンネルトラン
ジスタ２９はオンし，Ｎチャンネルトランジスタ３０は
オフする。 ここで入力端子２ｌをＶＳＳからＶＤＤへ変化させた時
，Ｐチャンネルトランジスタ２７とＮチャンネルトラン
ジスタ２６の接続点がインバータ３ｌの反転レベルに達
するまではＰチャンネルトランジスタ２８．２７．２９
とＮチャンネルトランジスタ２６．２５での反転レベル
となるわけで必然的にＶＤＤ側に寄ったものになる．逆
に入力端子２１をＶＤＤからｖＳＳに変化させる時も同
様で，Ｐチャンネルトランジスタ２７とＮチャンネルト
ランジスタ２６の接続点がインバータ３ｌの反転レベル
に達するまではＰチャンネルトランジスタ２８、２７と
Ｎチャンネルトランジスタ２６、２５．３０からなる回
路の反転レベルを考えるべきで、この時，その反転レベ
ルはＶ Ｓ Ｓ ｆＩｌｌ＋に寄ったものであり，この
事によりシュミットトリガー回路となるのである．
しかし従来の技術ではこのシュミットトリガ−回路を構
成するには使用するトランジスタがかなり必要である。 ４つのトランジスタを直列に用い，各接続点をＶＤＤま
たはｖＳＳへ引っぱるトランジスタ２つ、さらにインバ
ータで構成しなけ′ればならない。このためチップ上で
シュミットトノガ−回路の占める面積がかなりのものと
なる。 シュミットトリガー回路が複数個用いられた場合、チッ
プサイズの増大を招き、チップコストアップになってい
る． そこで本発明はこのような問題点を解決するためのもの
であり、その目的とするところは，シュミットトリガー
回路を簡単な回路で構成し、チップのコストを下げるた
めのものである．［課題を解決するための手段］ 本発明はａ）ＰチャンネルトランジスタとＮチＮチャン
ネルトランジスタふたつの３つのトランジスタを上記順
序に直列に接続し、３つのトランジスタのゲートを共通
に接続したＣＭＯＳインバータにおいて， ｂ｝ＰチャンネルトランジスタとＮチャンネルトランジ
スタの接続点である出力がＶＤＤならば２つのＮチャン
ネルトランジスタ間の接続点をＶＤＤに引っぱり、出力
がｖＳＳであるならばオフするスイッチング素子を付加
したことを特徴とする． 〔作 用】 本発明は以上の構成を有するのでＣＭＯＳインバータへ
の入力がＶＳＳであった場合、直列に接続されたＮチャ
ンネルトランジスタ間の電位がＶＤＤに近くなり、この
ため入力がＶＤＤに変化する時Ｎチャンネルトランジス
タのオンする電圧が高くなる．逆に入力がＶＤＤであっ
た場合には，直列に接続されたＮチャンネルトランジス
タ間の電圧はＶＤＤにひっぱるＮチャンネルトランジス
タがオフしているため無関係であり，入力がＶＤＤから
ｖＳＳに変化するにあたり出力が反転する電圧は単なる
インバークの反転電圧となる．〔実 施 例１ 以下本発明につき実施例に基づいて詳細に説明する． 第１図は本発明の半導体装置の回路図である。 １ｌは入力端子、ｌ４は出力端子である．１２はＶＤＤ
電極、１ ３はＶＳＳ’ｌｔｉであ６．ＶＤＤＷ極１２
と接続されたｌ５のＰチャンネルトランジスタ，Ｐチャ
ンネルトランジスタｌ５と出力端子ｌ４と接続された１
６のＮチャンネルトランジスタ、Ｎチャンネルトランジ
スタｌ６とＶＳＳ電極１３の間にあるｌ７のＮチャンネ
ルトランジスタよりインバータを形成している．さらに
ここに出力端子ｌ４をゲートにもち、Ｎチャンネルトラ
ンジスタ１６．１７間の接続点とＶＤＤ電極１２間にあ
るｌ８のＮチャンネルトランジスタからなる． 人力端子１１がｖＳＳである時、Ｐチャンネルトランジ
スタｌ５はオンし、Ｎチャンネルトランジスタｌ６、ｌ
７はともにオフとなる．このため出力端子ｌ４はＶＤＤ
となり、Ｎチャンネルトランジスタｌ８はオンする．こ
の入力端子１１がＶＳＳからＶＤＤに変化していくと，
Ｎチャンネルトランジスタｌ７はオンしはじめるが，Ｎ
チャンエルトランジスタｌ８がオンしたままであるため
Ｎチャンネルトランジスタ１６．１７間の接続との電位
は十分ＶＳＳの電位とならずＶＤＤ側に近い電位にある
。このためＮチャンネルトランジスタｌ６はなかなかオ
ンしない．入力端子ｌ１がＶＤＤにかなり近くなるとＮ
チャンネルトランジスタｌ７と１８を比較するとＮチャ
ンネルトランジスタｌ７がオン抵抗が低くなり、Ｎチャ
ンネルトランジスタｌ６、１７間の接続点の電位がより
ＶＳＳに近くなり、ようやくＮチャンネルトランジスタ
ｌ６が才ンし，Ｐチャンネルトランジスタｌ５がオフし
、Ｎチャンネルトランジスタｌ８がオフすることもあり
，出力端子ｌ４の電位は■ＳＳとなる６ 逆に入力端子１１の電位がＶＤＤならばＰチャンネルト
ランジスタ１５はオフし、Ｎチャンネルトランジスタｌ
６、ｌ７はオンするため、Ｎチャンネルトランジスタｌ
８はオフしている．入力端子ｌ１がＶＤＤからＶＳＳへ
変化する時、今回はＮチャンネルトランジスタｌ８は関
与しないため、この回路の反転電圧はＰチャンネルトラ
ンジスタ１５とＮチャンネルトランジスタｌ６、１７か
らなるインバータの反転電圧である。 このように入力端子１１の入力電圧がＶＳＳからＶＤＤ
に変化する時にはこの回路の反転電圧はＰチャンネルト
ランジスタ１５とＮチャンネルトランジスタ１６、ｌ７
からなるインバータの反転電圧よりもＶＤＤ側へよった
ものになる．逆にＶＤＤから■ＳＳに変化する時はＰチ
ャンネルトランジスタｌ５とＮチャンネルトランジスタ
１６，ｌ７の反転電圧である．このため入力端子１ｌの
入力電圧がｖＳＳからＶＤＤへ変わるのか、またはＶＤ
ＤからｖＳＳへ変化するのかによって反転電圧を異なる
様にすることができるためシュミットトリガ−回路とし
て動作することがわかる。 このように少ない素子数でシュミットトリガー回路を組
む事が可能となる． 尚、ここに挙げた回路はあくまでも一実施例にすぎない
． 〔発明の効果ｌ 以上述べたように本発明の半導体装置はシュミットトリ
ガ−回路の構成素子数を少なくしてシュミットトリガ−
回路を構成している。このため入力回路等に占めるシュ
ミットトリガ−回路の面積が少なくて済みチップサイズ
が小さくなる。このためチップコストが安くなるという
効果を有する．この事はシュミットトリガー回路を多用
している回路には特にその効果は絶大である，ｌ６、ｌ
７、１８・・・Ｎチャンネルトランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三郎（他ｌ名）
成するには使用するトランジスタがかなり必要である。 ４つのトランジスタを直列に用い，各接続点をＶＤＤま
たはｖＳＳへ引っぱるトランジスタ２つ、さらにインバ
ータで構成しなけ′ればならない。このためチップ上で
シュミットトノガ−回路の占める面積がかなりのものと
なる。 シュミットトリガー回路が複数個用いられた場合、チッ
プサイズの増大を招き、チップコストアップになってい
る． そこで本発明はこのような問題点を解決するためのもの
であり、その目的とするところは，シュミットトリガー
回路を簡単な回路で構成し、チップのコストを下げるた
めのものである．［課題を解決するための手段］ 本発明はａ）ＰチャンネルトランジスタとＮチＮチャン
ネルトランジスタふたつの３つのトランジスタを上記順
序に直列に接続し、３つのトランジスタのゲートを共通
に接続したＣＭＯＳインバータにおいて， ｂ｝ＰチャンネルトランジスタとＮチャンネルトランジ
スタの接続点である出力がＶＤＤならば２つのＮチャン
ネルトランジスタ間の接続点をＶＤＤに引っぱり、出力
がｖＳＳであるならばオフするスイッチング素子を付加
したことを特徴とする． 〔作 用】 本発明は以上の構成を有するのでＣＭＯＳインバータへ
の入力がＶＳＳであった場合、直列に接続されたＮチャ
ンネルトランジスタ間の電位がＶＤＤに近くなり、この
ため入力がＶＤＤに変化する時Ｎチャンネルトランジス
タのオンする電圧が高くなる．逆に入力がＶＤＤであっ
た場合には，直列に接続されたＮチャンネルトランジス
タ間の電圧はＶＤＤにひっぱるＮチャンネルトランジス
タがオフしているため無関係であり，入力がＶＤＤから
ｖＳＳに変化するにあたり出力が反転する電圧は単なる
インバークの反転電圧となる．〔実 施 例１ 以下本発明につき実施例に基づいて詳細に説明する． 第１図は本発明の半導体装置の回路図である。 １ｌは入力端子、ｌ４は出力端子である．１２はＶＤＤ
電極、１ ３はＶＳＳ’ｌｔｉであ６．ＶＤＤＷ極１２
と接続されたｌ５のＰチャンネルトランジスタ，Ｐチャ
ンネルトランジスタｌ５と出力端子ｌ４と接続された１
６のＮチャンネルトランジスタ、Ｎチャンネルトランジ
スタｌ６とＶＳＳ電極１３の間にあるｌ７のＮチャンネ
ルトランジスタよりインバータを形成している．さらに
ここに出力端子ｌ４をゲートにもち、Ｎチャンネルトラ
ンジスタ１６．１７間の接続点とＶＤＤ電極１２間にあ
るｌ８のＮチャンネルトランジスタからなる． 人力端子１１がｖＳＳである時、Ｐチャンネルトランジ
スタｌ５はオンし、Ｎチャンネルトランジスタｌ６、ｌ
７はともにオフとなる．このため出力端子ｌ４はＶＤＤ
となり、Ｎチャンネルトランジスタｌ８はオンする．こ
の入力端子１１がＶＳＳからＶＤＤに変化していくと，
Ｎチャンネルトランジスタｌ７はオンしはじめるが，Ｎ
チャンエルトランジスタｌ８がオンしたままであるため
Ｎチャンネルトランジスタ１６．１７間の接続との電位
は十分ＶＳＳの電位とならずＶＤＤ側に近い電位にある
。このためＮチャンネルトランジスタｌ６はなかなかオ
ンしない．入力端子ｌ１がＶＤＤにかなり近くなるとＮ
チャンネルトランジスタｌ７と１８を比較するとＮチャ
ンネルトランジスタｌ７がオン抵抗が低くなり、Ｎチャ
ンネルトランジスタｌ６、１７間の接続点の電位がより
ＶＳＳに近くなり、ようやくＮチャンネルトランジスタ
ｌ６が才ンし，Ｐチャンネルトランジスタｌ５がオフし
、Ｎチャンネルトランジスタｌ８がオフすることもあり
，出力端子ｌ４の電位は■ＳＳとなる６ 逆に入力端子１１の電位がＶＤＤならばＰチャンネルト
ランジスタ１５はオフし、Ｎチャンネルトランジスタｌ
６、ｌ７はオンするため、Ｎチャンネルトランジスタｌ
８はオフしている．入力端子ｌ１がＶＤＤからＶＳＳへ
変化する時、今回はＮチャンネルトランジスタｌ８は関
与しないため、この回路の反転電圧はＰチャンネルトラ
ンジスタ１５とＮチャンネルトランジスタｌ６、１７か
らなるインバータの反転電圧である。 このように入力端子１１の入力電圧がＶＳＳからＶＤＤ
に変化する時にはこの回路の反転電圧はＰチャンネルト
ランジスタ１５とＮチャンネルトランジスタ１６、ｌ７
からなるインバータの反転電圧よりもＶＤＤ側へよった
ものになる．逆にＶＤＤから■ＳＳに変化する時はＰチ
ャンネルトランジスタｌ５とＮチャンネルトランジスタ
１６，ｌ７の反転電圧である．このため入力端子１ｌの
入力電圧がｖＳＳからＶＤＤへ変わるのか、またはＶＤ
ＤからｖＳＳへ変化するのかによって反転電圧を異なる
様にすることができるためシュミットトリガ−回路とし
て動作することがわかる。 このように少ない素子数でシュミットトリガー回路を組
む事が可能となる． 尚、ここに挙げた回路はあくまでも一実施例にすぎない
． 〔発明の効果ｌ 以上述べたように本発明の半導体装置はシュミットトリ
ガ−回路の構成素子数を少なくしてシュミットトリガ−
回路を構成している。このため入力回路等に占めるシュ
ミットトリガ−回路の面積が少なくて済みチップサイズ
が小さくなる。このためチップコストが安くなるという
効果を有する．この事はシュミットトリガー回路を多用
している回路には特にその効果は絶大である，ｌ６、ｌ
７、１８・・・Ｎチャンネルトランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三郎（他ｌ名）
第１図は本発明の実施例である半導体装置の回路図６
第２図は従来のシュミットトリガ−回路の回路図である
。 ・入力端子 ・ＶＤＤ電極 ・ＶＳＳ電極 ・出力端子 ・Ｐチャンネルトランジ スタ
。 ・入力端子 ・ＶＤＤ電極 ・ＶＳＳ電極 ・出力端子 ・Ｐチャンネルトランジ スタ
Claims (1)
- （１）ａ）ＰチャンネルトランジスタとＮチャンネルト
ランジスタふたつの３つのトランジスタを上記順序に直
列に接続し、３つのトランジスタのゲートを共通に接続
したＣＭＯＳインバータにおいて、 ｂ）ＰチャンネルトランジスタとＮチャンネルトランジ
スタの接続点である出力が高電位（以下略してＶＤＤ）
ならば２つのＮチャンネルトランジスタの間の接続点を
ＶＤＤに引っぱり、出力が低電位（以下略してＶＳＳ）
であるならばオフするスイッチング素子を付加したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11692089A JPH02295307A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11692089A JPH02295307A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02295307A true JPH02295307A (ja) | 1990-12-06 |
Family
ID=14698941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11692089A Pending JPH02295307A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02295307A (ja) |
-
1989
- 1989-05-10 JP JP11692089A patent/JPH02295307A/ja active Pending
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