JPH02296323A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JPH02296323A JPH02296323A JP2092382A JP9238290A JPH02296323A JP H02296323 A JPH02296323 A JP H02296323A JP 2092382 A JP2092382 A JP 2092382A JP 9238290 A JP9238290 A JP 9238290A JP H02296323 A JPH02296323 A JP H02296323A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/0131—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional conductive layer comprising a silicide layer formed by the silicidation reaction between the layer of silicon with a metal layer which is not formed by metal implantation
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野]
本発明は集積回路およびその製造方法に関する。
[従来の技術]
集積回路の開光に携わる研究者は各トランジスタのソー
ス、ゲートおよびドレインの接点の抵抗率を低下させ、
また、lランジスタ間の相tr’、 接続の抵抗率を低
下させる新たな方法および構造を探し続けている。様々
な超耐熱金属ケイ化物は抵抗率が低く、安定で、しかも
、自己整合形成が可能なので、集積回路設計の分野では
普遍的な材料になりつつある。
ス、ゲートおよびドレインの接点の抵抗率を低下させ、
また、lランジスタ間の相tr’、 接続の抵抗率を低
下させる新たな方法および構造を探し続けている。様々
な超耐熱金属ケイ化物は抵抗率が低く、安定で、しかも
、自己整合形成が可能なので、集積回路設計の分野では
普遍的な材料になりつつある。
最近、ケイ化チタンがVLSI用途で昨週的な材料にな
りつつある。代表的な自己整合ケイ化チタン2人では、
ゲー1−、ソースおよびドレインを形成した後に、チタ
ン薄膜層を被着する。チタンはソース/ドレインのシリ
コンおよびゲートポリシリコンと反応し、ケイ化チタン
を生成する。通常、ゲートスタックに隣接する酸化物ス
ペーサーは、ソースまたはドレイン七ゲートとの間で架
橋が起こることを防雨する。なぜなら、チタンは二酸化
ケイ素と殆ど反応しないからである。(その他のリイ化
物も同様な方法により形成される。) 代表的なケイ化
チタン生成力法について現在詳細に検討が進められてい
る。部分的に製造された集積回路1.に蒸首またはスパ
ッタ法により膜厚が約1100nのチタン薄膜を被着す
る。回路は露出されたシリコンとポリシリコン面(結局
、チタンと反応する)および二酸化ケイ素またはその他
の物質(望ましくは、グ・タンと反応しない)を有する
。
りつつある。代表的な自己整合ケイ化チタン2人では、
ゲー1−、ソースおよびドレインを形成した後に、チタ
ン薄膜層を被着する。チタンはソース/ドレインのシリ
コンおよびゲートポリシリコンと反応し、ケイ化チタン
を生成する。通常、ゲートスタックに隣接する酸化物ス
ペーサーは、ソースまたはドレイン七ゲートとの間で架
橋が起こることを防雨する。なぜなら、チタンは二酸化
ケイ素と殆ど反応しないからである。(その他のリイ化
物も同様な方法により形成される。) 代表的なケイ化
チタン生成力法について現在詳細に検討が進められてい
る。部分的に製造された集積回路1.に蒸首またはスパ
ッタ法により膜厚が約1100nのチタン薄膜を被着す
る。回路は露出されたシリコンとポリシリコン面(結局
、チタンと反応する)および二酸化ケイ素またはその他
の物質(望ましくは、グ・タンと反応しない)を有する
。
次に、必要に応じて、シリコンをチタン中に打込む。シ
リコン打込みは下部のシリコンまたはポリシリコン基板
を若干損傷し、そして、より完全なケイ化チタン生成を
確実にする。次いで、加熱することによりチタンを下部
のシリコンまたはポリシリコンと反応させる。加熱は常
用の炉中で行うこともできるし、または、急速加熱アニ
ーリング法(RTA)(別名、急速加熱加工法(RTP
)とも呼ばれる)により行うこともできる。
リコン打込みは下部のシリコンまたはポリシリコン基板
を若干損傷し、そして、より完全なケイ化チタン生成を
確実にする。次いで、加熱することによりチタンを下部
のシリコンまたはポリシリコンと反応させる。加熱は常
用の炉中で行うこともできるし、または、急速加熱アニ
ーリング法(RTA)(別名、急速加熱加工法(RTP
)とも呼ばれる)により行うこともできる。
この加熱処理は窒素雰囲気中で行われる。反応中に酸素
が存在すると二酸化チタンの生成を促進することか発見
されたので、酸素を除去することか望ましい。−二酸化
チタンは絶縁体なので、これが存在すると、冑られたケ
イ化物層の抵抗率を飛躍的に増大させる。高い抵抗率は
望ましくない。
が存在すると二酸化チタンの生成を促進することか発見
されたので、酸素を除去することか望ましい。−二酸化
チタンは絶縁体なので、これが存在すると、冑られたケ
イ化物層の抵抗率を飛躍的に増大させる。高い抵抗率は
望ましくない。
前記の方法において窒素雰囲気が存在すると、本質的に
、最」一部にチタン金属層を有する窒化チタンキャップ
が成長する。
、最」一部にチタン金属層を有する窒化チタンキャップ
が成長する。
前記の加熱工程後に、過酸化水素およびリン酸によるエ
ツチングを行い、薄い窒化物キャップと全ての未反応チ
タンを除去する。最後に、第2の加熱工程を実施し、ケ
イ化チタンの相を低抵抗率の相に変える。
ツチングを行い、薄い窒化物キャップと全ての未反応チ
タンを除去する。最後に、第2の加熱工程を実施し、ケ
イ化チタンの相を低抵抗率の相に変える。
[発明が解決しようとする課題]
前記のように、ゲイ化物反応方法で使用される窒素雰囲
気中における酸素汚染の問題は重大な問題である。酸素
汚染を防雨する ・つの方法が米国特許第469073
0号明細8に開示されている。
気中における酸素汚染の問題は重大な問題である。酸素
汚染を防雨する ・つの方法が米国特許第469073
0号明細8に開示されている。
この方法によれば、最初の加熱■、程の1);1に、−
′酸化ケイ素のキャップまたは窒化チタンまたは窒化一 ケイ素の−1−層を有する二酸化ケイ素のキャップを被
着する。このキャップ層は前記の望ましくない酸素汚染
の問題を防止4−る。
′酸化ケイ素のキャップまたは窒化チタンまたは窒化一 ケイ素の−1−層を有する二酸化ケイ素のキャップを被
着する。このキャップ層は前記の望ましくない酸素汚染
の問題を防止4−る。
しかし、1lij記のような酸化物キャップを除去する
際に別の問題か発生することが発見された。この酸化物
キャップを除去するエツチング剤およびエツチング方法
はド部のケイ化物も攻撃する傾向がある。従って、ケイ
化物の抵抗率および最終のケイ化物層の厚さは、これを
保護するために設d1された現実の方法により悪影響を
被る。
際に別の問題か発生することが発見された。この酸化物
キャップを除去するエツチング剤およびエツチング方法
はド部のケイ化物も攻撃する傾向がある。従って、ケイ
化物の抵抗率および最終のケイ化物層の厚さは、これを
保護するために設d1された現実の方法により悪影響を
被る。
[課題を解決するための手段]
前記課題を解決する手段として、本発明は、下部のケイ
化物を損傷する危険を殆ど伴うことなく(所望により)
除去することのできる、ケイ化物用の保護キャップを提
供する。成る実施例では、保護キャップは窒化チタンか
ら形成されている。
化物を損傷する危険を殆ど伴うことなく(所望により)
除去することのできる、ケイ化物用の保護キャップを提
供する。成る実施例では、保護キャップは窒化チタンか
ら形成されている。
この窒化チタンは、ケイ化物を形成する最初の加熱工程
の前に形成される。このキャップは最初の加熱1稈中の
酸素l!5染を防11する機能を果たす。
の前に形成される。このキャップは最初の加熱1稈中の
酸素l!5染を防11する機能を果たす。
更に、慣用の急速加熱アニーリング法はウェハ全体を均
一に加熱しないことが発見された。従っテ、ウェハの一
部分の集積回路はウェハの別の部分の集積回路よりも一
層加熱される。最初の加熱五程はケイ化物の膜厚を決定
するので、ウェハの部分の集積回路にはウェハの別の部
分の集積回路よりも−・層厚いり°イ化物層が形成され
る。本発明によれば、被17される全ての金属がド部の
シリコンまたはポリシリコンと反応されるようにするこ
とにより抵抗の変動を軽減する。本発明の幾つかの実施
例では、保護キャップはゲイ化物形成の後に除去される
。他の実施例では、保護キャップは適所に残留し、電気
導体としての機能を果たす。
一に加熱しないことが発見された。従っテ、ウェハの一
部分の集積回路はウェハの別の部分の集積回路よりも一
層加熱される。最初の加熱五程はケイ化物の膜厚を決定
するので、ウェハの部分の集積回路にはウェハの別の部
分の集積回路よりも−・層厚いり°イ化物層が形成され
る。本発明によれば、被17される全ての金属がド部の
シリコンまたはポリシリコンと反応されるようにするこ
とにより抵抗の変動を軽減する。本発明の幾つかの実施
例では、保護キャップはゲイ化物形成の後に除去される
。他の実施例では、保護キャップは適所に残留し、電気
導体としての機能を果たす。
[実施例]
以−ド、図面を参照しながら本発明を更に詳細に説明す
る。
る。
第1図は加丁、中の集積回路の 部分の断面図である。
Jjうまてもなく、図面は所定の・」°法に従って作図
されものではなく、また、各層は比例関係に基づいて作
図されたものでもない。中に、本発明を容易に理解でき
るようにようにするために作図されている。各トランジ
スタの細部は明確化と・膜化のために省略されている。
されものではなく、また、各層は比例関係に基づいて作
図されたものでもない。中に、本発明を容易に理解でき
るようにようにするために作図されている。各トランジ
スタの細部は明確化と・膜化のために省略されている。
初号11はケイ化物が形成されるシリコン領域を示す。
nS”; 11はシリコン基板または被着エピタキシャ
ルシリコン若しくはポリシリコンを示す。これはドープ
されていても、あるいは、ドープされていなくてもとち
らでも良い。符号13はケイ化物を形成しない、二酸化
ケイ素のような材料の領域を示す。
ルシリコン若しくはポリシリコンを示す。これはドープ
されていても、あるいは、ドープされていなくてもとち
らでも良い。符号13はケイ化物を形成しない、二酸化
ケイ素のような材料の領域を示す。
符号11は、例えば、トランジスタのソースまたはドレ
イン領域であることもできる。また、11号11はゲー
ト酸化物の頂部のポリシリコン層を示すこともある。こ
の−・対の層はトランジスタのゲートスタックを構成す
る。別の態様では、符号11はポリシリコンランナーを
示すこともある。
イン領域であることもできる。また、11号11はゲー
ト酸化物の頂部のポリシリコン層を示すこともある。こ
の−・対の層はトランジスタのゲートスタックを構成す
る。別の態様では、符号11はポリシリコンランナーを
示すこともある。
符−313は当X−者に公知の様々な方法により形成さ
れた電界酸化物を示すこともある。別の態様では、符す
13はゲートスペーサーを示すこともある。
れた電界酸化物を示すこともある。別の態様では、符す
13はゲートスペーサーを示すこともある。
第2図を参:(!1する。符号15は超耐熱金属(好ま
しくは、チタン)の層を小ず。層15は領域l■と領域
13の両方に被着される。層15の厚さは一般的に、2
0nm〜80nmの範囲内、現在の成る方法における好
ましい厚さは約40nmである。
しくは、チタン)の層を小ず。層15は領域l■と領域
13の両方に被着される。層15の厚さは一般的に、2
0nm〜80nmの範囲内、現在の成る方法における好
ましい厚さは約40nmである。
本発明の方法における金属の被着量は−・膜内に、慣用
のケイ化物形成法における金属の被着量よりも少なく、
また、前記の米国特許第4690730号明細書に開示
された量(100nm)よりも少ない。本発明における
このような低められた厚さは、シリコン領域11に被着
された金属の完全反応を可能にする。
のケイ化物形成法における金属の被着量よりも少なく、
また、前記の米国特許第4690730号明細書に開示
された量(100nm)よりも少ない。本発明における
このような低められた厚さは、シリコン領域11に被着
された金属の完全反応を可能にする。
慣用のケイ化物形成法のメカニズムの解明中に、本発明
者らは、厚さ1100nの金属を被着した場合、約40
nm〜60nmまでの範囲内の量が下部のシリコン領域
と反応したことを発見した。反応した金属量は反応部位
か受けた熱の111により変化した。急速加熱アニーリ
ング法(RTA)はウェハ表面を1・分均 に加熱しな
いので、打上の集積回路は他の集積回路よりも厚いケイ
化物を自していた。このような過大な厚さのゲイ化物を
イrする集積回路は幾らか低い抵抗率を小した。テスト
ウニ1〇− ハの様々な部分に形成されたケイ化物の抵抗ネ(を調へ
たところ、ウェハーLのケイ化物の位置に応して、抵抗
率か約11QA変動d−るこ占が判明した。
者らは、厚さ1100nの金属を被着した場合、約40
nm〜60nmまでの範囲内の量が下部のシリコン領域
と反応したことを発見した。反応した金属量は反応部位
か受けた熱の111により変化した。急速加熱アニーリ
ング法(RTA)はウェハ表面を1・分均 に加熱しな
いので、打上の集積回路は他の集積回路よりも厚いケイ
化物を自していた。このような過大な厚さのゲイ化物を
イrする集積回路は幾らか低い抵抗率を小した。テスト
ウニ1〇− ハの様々な部分に形成されたケイ化物の抵抗ネ(を調へ
たところ、ウェハーLのケイ化物の位置に応して、抵抗
率か約11QA変動d−るこ占が判明した。
慣用方法では、未反応チタンは後でエツチングにより除
去される。本発明の方法によれば、シリコン領域十に彼
?′tされた殆ど全てのチタンか反応する。
去される。本発明の方法によれば、シリコン領域十に彼
?′tされた殆ど全てのチタンか反応する。
第3図を参!1(1する。保護キャップ17が金属層1
5の上に形成される。金属層15がチタンである場合、
キャップ17は好ましくは窒化チタンである。層17は
窒素雰囲気中でチタンターゲットから反応性スパッタに
より被着することができる。
5の上に形成される。金属層15がチタンである場合、
キャップ17は好ましくは窒化チタンである。層17は
窒素雰囲気中でチタンターゲットから反応性スパッタに
より被着することができる。
別法として、層17は不活性雰囲気中で複合窒化チタン
ターゲットからスパッタにより被着することもてきる。
ターゲットからスパッタにより被着することもてきる。
層17はその後の加熱−1,程中における酸素汚染を防
11.する。層17の膜厚は好ましくは、30nm〜8
’Onmの範囲内である。窒化チタンの代わりとして、
窒化ゲイ素も使用できる。窒化ゲイ素はスパッタ駄また
はプラズマ蒸着υ、により被着することができる。窒化
ケイ素も酸素15′染を防雨する。(下記で説明するよ
うに、窒化ゲイ素層は後に温リン酸中またはその他の適
当なウェットまたはドライエツチング剤によりエツチン
グ除去される。) 慣用のケイ化物形成η、(キャップ層17を有しない)
のメカニズムの解明中に、最初の(即ち、ケイ化物形成
)急速加熱アニーリング工程中に薄い(約15nm)窒
化チタン層がチタン−1r、に形成することが発見され
た。加熱アニーリングが進行するにつれて、三種類の競
争反応か起こる。チタンとシリコンが反応し、チタン/
シリコン界面付近にケイ化チタンを形成する。加熱装置
中の残留酸素はチタンの−に層に浸透し、そして、ケイ
化物に出会うまで内部深く侵入し、その結果、形成され
た層の抵抗率を著しく増大させる。更に、窒素はチタン
の1−層に侵透し、窒化チタンを形成する。
11.する。層17の膜厚は好ましくは、30nm〜8
’Onmの範囲内である。窒化チタンの代わりとして、
窒化ゲイ素も使用できる。窒化ゲイ素はスパッタ駄また
はプラズマ蒸着υ、により被着することができる。窒化
ケイ素も酸素15′染を防雨する。(下記で説明するよ
うに、窒化ゲイ素層は後に温リン酸中またはその他の適
当なウェットまたはドライエツチング剤によりエツチン
グ除去される。) 慣用のケイ化物形成η、(キャップ層17を有しない)
のメカニズムの解明中に、最初の(即ち、ケイ化物形成
)急速加熱アニーリング工程中に薄い(約15nm)窒
化チタン層がチタン−1r、に形成することが発見され
た。加熱アニーリングが進行するにつれて、三種類の競
争反応か起こる。チタンとシリコンが反応し、チタン/
シリコン界面付近にケイ化チタンを形成する。加熱装置
中の残留酸素はチタンの−に層に浸透し、そして、ケイ
化物に出会うまで内部深く侵入し、その結果、形成され
た層の抵抗率を著しく増大させる。更に、窒素はチタン
の1−層に侵透し、窒化チタンを形成する。
しかし、窒化チタン中における窒素の自己制限拡散のた
めに、窒化千タンはLに構造体の外面に残る。従って、
(11られた構造体は、酸素でlぢ染されたケイ化チタ
ンの層と、続いて未反応チタンの層と、窒化チタンの薄
膜で被覆されたサンドイッチ状をしている。前記のよう
に、ケイ化チタンの最終厚さは加熱温度により変化する
。
めに、窒化千タンはLに構造体の外面に残る。従って、
(11られた構造体は、酸素でlぢ染されたケイ化チタ
ンの層と、続いて未反応チタンの層と、窒化チタンの薄
膜で被覆されたサンドイッチ状をしている。前記のよう
に、ケイ化チタンの最終厚さは加熱温度により変化する
。
あいにく、慣用の方法における最初の加熱工程中に形成
される窒化チタンはグ゛タン金属中への酸素侵入を防市
しない。本発明によれば、厚い窒化チタンキャップが加
熱工程前に別に形成される。
される窒化チタンはグ゛タン金属中への酸素侵入を防市
しない。本発明によれば、厚い窒化チタンキャップが加
熱工程前に別に形成される。
この別個に形成されたキャップはその後の加熱−1程に
おける酸素浸透から下部の金属を保護することができる
。
おける酸素浸透から下部の金属を保護することができる
。
再び第3図を参照する。層17を被着した後、層17お
よび15を通して、必要に応じて、シリコン打込みを行
う。代表的な打込みドーズ量はlX1015イオン/c
m2〜3’X 10t sイオン/cm2の範囲内、好
ましくは、lXl015 イオン/cm2で、約110
k e vのエネルギーて行オ)れる。この打込みに
より、チタン/ノリコン界Cff1か混合され、第2の
加熱ト稈(ゲイ化物の抵抗率をドげるために行オ)れる
)中に 層効果的なケイ化物形成か促進される。(所望
により、シリコン打込みは窒化チタンの被着前に行うこ
七もできる。)第4図は次の1−桿で起こることを示し
ている。
よび15を通して、必要に応じて、シリコン打込みを行
う。代表的な打込みドーズ量はlX1015イオン/c
m2〜3’X 10t sイオン/cm2の範囲内、好
ましくは、lXl015 イオン/cm2で、約110
k e vのエネルギーて行オ)れる。この打込みに
より、チタン/ノリコン界Cff1か混合され、第2の
加熱ト稈(ゲイ化物の抵抗率をドげるために行オ)れる
)中に 層効果的なケイ化物形成か促進される。(所望
により、シリコン打込みは窒化チタンの被着前に行うこ
七もできる。)第4図は次の1−桿で起こることを示し
ている。
ウェハは窒素雰囲気中で、一般的に、600 ’C〜6
60℃の範囲内の温度で、20秒〜120秒間にわたっ
て急速加熱アニーリングを受ける。代表的なRT A
21.では、温度は1秒間におおよそ50℃(・般的に
、フラッシュランプによる)の速度で特定のアニーリン
グ温度にまで上昇し、その温度のまま所定時間にわたっ
て維持される。その後、ウェハは冷却される。本発明に
よれば、ますます初層的になりつつある慣用のRTA法
の従来未解決の欠点が除去される。常用の炉加熱中に受
ける望ましからざる酸素汚染のi’+7能性を除去する
ために、第1および第2の加熱工程の両方についてこれ
らの方法が使用されている。しかし、前記のように、現
在使用されている殆どの装置はウェハの面全体を完全に
均・に加熱しない。ウェハ表面の何箇所かは他の箇所よ
りもr、−]多くの熱を受ける。
60℃の範囲内の温度で、20秒〜120秒間にわたっ
て急速加熱アニーリングを受ける。代表的なRT A
21.では、温度は1秒間におおよそ50℃(・般的に
、フラッシュランプによる)の速度で特定のアニーリン
グ温度にまで上昇し、その温度のまま所定時間にわたっ
て維持される。その後、ウェハは冷却される。本発明に
よれば、ますます初層的になりつつある慣用のRTA法
の従来未解決の欠点が除去される。常用の炉加熱中に受
ける望ましからざる酸素汚染のi’+7能性を除去する
ために、第1および第2の加熱工程の両方についてこれ
らの方法が使用されている。しかし、前記のように、現
在使用されている殆どの装置はウェハの面全体を完全に
均・に加熱しない。ウェハ表面の何箇所かは他の箇所よ
りもr、−]多くの熱を受ける。
あいにく、ウェハの所定1ス1所が受けた熱の量は1・
部のシリコンまたはポリシリコンと反応するチタ=14
= ンの量を決定する。従って、ウニ/−のある部分の集積
回路はウェハの別の部分の集積回路よりも層厚いう6イ
化物をイ丁釘る。クイ化物の1ワさの変動は接点および
相11:接続1:ζ1所における抵抗率の変動を引き起
こす。
部のシリコンまたはポリシリコンと反応するチタ=14
= ンの量を決定する。従って、ウニ/−のある部分の集積
回路はウェハの別の部分の集積回路よりも層厚いう6イ
化物をイ丁釘る。クイ化物の1ワさの変動は接点および
相11:接続1:ζ1所における抵抗率の変動を引き起
こす。
ウェハを−・層均−・に加熱する急速加熱アニーリング
装置を開発する努力か゛ト導体分野で進イ1中である。
装置を開発する努力か゛ト導体分野で進イ1中である。
それにも拘らず、本発明は、酸素汚染問題のために、改
良された急速加熱アニーリング装置にさえも応用1げ能
であることか発見された。
良された急速加熱アニーリング装置にさえも応用1げ能
であることか発見された。
前記のように、層17はその形成中に酸素侵入から一ド
部のケイ化物19を保護する。代表的な反応では、40
nmの被着チタンを有する場合、約90nmのシリコン
が消費され、約1100nのケイ化チタン19を形成す
る。領域11における 般的な反応では、全てのチタン
が消費される。従って、ケイ化物領域の厚さはウニ/X
の面全体を通じて比較的均一になる。
部のケイ化物19を保護する。代表的な反応では、40
nmの被着チタンを有する場合、約90nmのシリコン
が消費され、約1100nのケイ化チタン19を形成す
る。領域11における 般的な反応では、全てのチタン
が消費される。従って、ケイ化物領域の厚さはウニ/X
の面全体を通じて比較的均一になる。
本発明の方法をテストするために11われだ実験におい
て、テストウニ/\の而の様々な部分を調べたきころ、
ケイ化物の厚さの変動は約1%であった。これに対して
、前記のように、慣用の方法を用いたところ、11%も
の厚さ変動か認められた。
て、テストウニ/\の而の様々な部分を調べたきころ、
ケイ化物の厚さの変動は約1%であった。これに対して
、前記のように、慣用の方法を用いたところ、11%も
の厚さ変動か認められた。
第4図の構造体をみれば、層15と13はケイ化物形成
反応を示さないことが認められる。
反応を示さないことが認められる。
第5図を参照する。保護キャップ17はウェハの旧居か
ら除去されている。リン酸および過酸化水素により約8
0℃で約9分間エツチングすることにより、窒化チタン
層17を除去することができる。別法として、硫酸と過
酸化水素またはアンモニアと過酸化水素によるエツチン
グも使用できる。キャップが窒化シリコンである場合、
これは?1μリン酸により除去できる。また、未反応チ
タン層15も 般的に、同しエソチンデカ1人により除
去される。
ら除去されている。リン酸および過酸化水素により約8
0℃で約9分間エツチングすることにより、窒化チタン
層17を除去することができる。別法として、硫酸と過
酸化水素またはアンモニアと過酸化水素によるエツチン
グも使用できる。キャップが窒化シリコンである場合、
これは?1μリン酸により除去できる。また、未反応チ
タン層15も 般的に、同しエソチンデカ1人により除
去される。
これに対して、前記の米国特許第4690730弓・で
は、酸化物キャップ層はクイ化チタンの表面と直接接触
している。本発明者らの研究によれば、F部のゲイ化チ
タンを全く損傷することなくこの酸化物層をエツチング
除去することは困難であることか発見された。このよう
な場合、損傷された、または、薄くされたケイ化チタン
は高い抵1ノ″C;l;<を示し、そして、後のエツチ
ングにより損傷されやすい。例えば、ケイ化物がソース
またはドレイン領域に形成され、前記の薄層化か起こる
と、後の1クインドウエツチング王稈はこのクイ化物を
史に損傷するか、または、2117層化する。そして、
後の金属接点は望ましくない、−6い抵抗を示す。
は、酸化物キャップ層はクイ化チタンの表面と直接接触
している。本発明者らの研究によれば、F部のゲイ化チ
タンを全く損傷することなくこの酸化物層をエツチング
除去することは困難であることか発見された。このよう
な場合、損傷された、または、薄くされたケイ化チタン
は高い抵1ノ″C;l;<を示し、そして、後のエツチ
ングにより損傷されやすい。例えば、ケイ化物がソース
またはドレイン領域に形成され、前記の薄層化か起こる
と、後の1クインドウエツチング王稈はこのクイ化物を
史に損傷するか、または、2117層化する。そして、
後の金属接点は望ましくない、−6い抵抗を示す。
最後に、第2の急速加熱アニーリングを、−・般的に、
800℃〜950℃の範囲内の温度で、10秒〜60秒
間の範囲内の時間にわたって行う。
800℃〜950℃の範囲内の温度で、10秒〜60秒
間の範囲内の時間にわたって行う。
第2の急速加熱アニーリング(RTA)I程は第1の急
速加熱アニーリングIユ稈で形成されたケイ化チタン層
を高電導外相に変化させる。特に、第1のRTA+:程
は高抵抗重相のクイ化−1タン(当業者によりC−49
と呼ばれている)を形成する。
速加熱アニーリングIユ稈で形成されたケイ化チタン層
を高電導外相に変化させる。特に、第1のRTA+:程
は高抵抗重相のクイ化−1タン(当業者によりC−49
と呼ばれている)を形成する。
第2のRT A 、i−稈は、この11ム抵抗ネく相を
低抵抗重相(当業者によりC−49と呼ばれている)に
変化させる。
低抵抗重相(当業者によりC−49と呼ばれている)に
変化させる。
最新の・クエハ加1−装置では、チタン層15と窒化チ
タン層17は、所望により、同一の装置て被着できる。
タン層17は、所望により、同一の装置て被着できる。
このような装置は例えば、パリアン(Varian)3
180装置である。(これに対して、酸化物キャップ技
術は一般的に、−゛酸化ケイ素被着に別の装置を必゛災
とする。) 般的に、層15は純粋なチタンである必゛冴はない。純
チタンの代わりに、−主にチク/からなる、様々な種類
のチタン合金または疑似合金、例えば、チタン−バナジ
ウム、チタン−アルミニウム、チタン−タングステンお
よびチタン−イツトリウムなどの組成物を使用できる。
180装置である。(これに対して、酸化物キャップ技
術は一般的に、−゛酸化ケイ素被着に別の装置を必゛災
とする。) 般的に、層15は純粋なチタンである必゛冴はない。純
チタンの代わりに、−主にチク/からなる、様々な種類
のチタン合金または疑似合金、例えば、チタン−バナジ
ウム、チタン−アルミニウム、チタン−タングステンお
よびチタン−イツトリウムなどの組成物を使用できる。
第6図は本発明の方法を代表的なMOSトランジスタ構
造物に応用した事例の断面図である。符弓100は中結
晶7リコンまたはエピタキシャルシリコン被着層を介す
る基板を小す。被着領域111および211はトランジ
スタのソースおよびトレインを形成する。符573ot
はゲート酸化物113で小される。酸化物ゲートスペー
サーは1′1=17 =18− 号213および313で示される。ケイ化物領域119
および219は本発明の力q大により、ドープト領域1
11および211の上にそれぞれ形成される。また、ケ
イ化物領域319はポリシリコンゲート層311の1、
に形成できる。更に、ケイ化物領域319はランナー4
19にまで延伸させることもできる。
造物に応用した事例の断面図である。符弓100は中結
晶7リコンまたはエピタキシャルシリコン被着層を介す
る基板を小す。被着領域111および211はトランジ
スタのソースおよびトレインを形成する。符573ot
はゲート酸化物113で小される。酸化物ゲートスペー
サーは1′1=17 =18− 号213および313で示される。ケイ化物領域119
および219は本発明の力q大により、ドープト領域1
11および211の上にそれぞれ形成される。また、ケ
イ化物領域319はポリシリコンゲート層311の1、
に形成できる。更に、ケイ化物領域319はランナー4
19にまで延伸させることもできる。
また、第6図にはゲートレベルランナー419が1個し
か図示されていないが、本発明によれば、所望により、
これよりも高いレベルのランナーを形成することもでき
る。従って、本発明の方法はケイ化物形成方法に限定さ
れるず、むしろ、所望のレベルのケイ化物形成方法に応
用できる。例えば、高レベル相Lf接続用のケイ化物ラ
ンナーが所望の場合、ポリシリコン層を誘電体層(例え
ば、二酸化ゲイ素)の1・、に被着することもできる。
か図示されていないが、本発明によれば、所望により、
これよりも高いレベルのランナーを形成することもでき
る。従って、本発明の方法はケイ化物形成方法に限定さ
れるず、むしろ、所望のレベルのケイ化物形成方法に応
用できる。例えば、高レベル相Lf接続用のケイ化物ラ
ンナーが所望の場合、ポリシリコン層を誘電体層(例え
ば、二酸化ゲイ素)の1・、に被着することもできる。
次いで、このポリシリコンをチタンのような金属の層で
被覆することもできる。その後、本発明の方法により、
窒化チタンの層を形成し、チタン金属層を被覆すること
ができる。次いて、前記の第1の加熱工程を実施し、金
属を反応させ、ケイ化物を形成する。その後、このケイ
化物/窒化物スタックをパターン形成し、ランナーを形
成する。(別法として、金属−ボリ/リコンスタソクを
最初にパターン形成し、その後、反応させてケイ化物を
形成少ることもできる。)最後に、第2の加熱に稈を実
施し、ケイ化物の抵抗率を低下させる。
被覆することもできる。その後、本発明の方法により、
窒化チタンの層を形成し、チタン金属層を被覆すること
ができる。次いて、前記の第1の加熱工程を実施し、金
属を反応させ、ケイ化物を形成する。その後、このケイ
化物/窒化物スタックをパターン形成し、ランナーを形
成する。(別法として、金属−ボリ/リコンスタソクを
最初にパターン形成し、その後、反応させてケイ化物を
形成少ることもできる。)最後に、第2の加熱に稈を実
施し、ケイ化物の抵抗率を低下させる。
所望により、導電性窒化チタンをクイ化物ランナーの」
二面の適所に残すこともできる。
二面の適所に残すこともできる。
本発明の概念は窒化−1タンの導電性の利用およびその
局部相互接続としての使用にまで拡張することもできる
。例えば、第4図の説明に戻ると、ケイ化物を領域11
の+、に形成した後、チタン層15は基板13と反応し
ないこきが認められる。
局部相互接続としての使用にまで拡張することもできる
。例えば、第4図の説明に戻ると、ケイ化物を領域11
の+、に形成した後、チタン層15は基板13と反応し
ないこきが認められる。
チタン層15および上部の窒化チタン−1−ヤソブ層1
7の部分は、所望により、ケイ化物19を被覆する窒化
チタン層17の部分をエツチング除去する前に、マスク
−ご被覆するこ七もできる。このマスクは相−げ接続パ
ターンを自することもできる。
7の部分は、所望により、ケイ化物19を被覆する窒化
チタン層17の部分をエツチング除去する前に、マスク
−ご被覆するこ七もできる。このマスクは相−げ接続パ
ターンを自することもできる。
この相Iノ′接続パターンは例えば、成るトランジスタ
のソースから他のトランジスタのゲートおよび/または
ドレインにまで延ばすこともできる。このンスクは、ク
イ化物19を高抵抗重相から低抵抗ヰ(相に変化させる
第2の加熱工程前に除去できる。得られた局部相互接続
は領域13の上に妊ひる窒化チタン17により被覆され
るチタン金属層15を有する。
のソースから他のトランジスタのゲートおよび/または
ドレインにまで延ばすこともできる。このンスクは、ク
イ化物19を高抵抗重相から低抵抗ヰ(相に変化させる
第2の加熱工程前に除去できる。得られた局部相互接続
は領域13の上に妊ひる窒化チタン17により被覆され
るチタン金属層15を有する。
この局部相t7H接続法を使用する場合、前記の膜厚よ
りも人きな膜厚を自する窒化チタン層17を形成するこ
とが望ましい。これにより、局部相互接続の抵抗率を低
くすることができる。3Ω/甲方シ一ト抵抗未満の値を
得るには、層17の膜厚は160r+m程度であること
が望ましい。
りも人きな膜厚を自する窒化チタン層17を形成するこ
とが望ましい。これにより、局部相互接続の抵抗率を低
くすることができる。3Ω/甲方シ一ト抵抗未満の値を
得るには、層17の膜厚は160r+m程度であること
が望ましい。
タングステン、タンタルおよびモリブデンから形成さ才
lるようなその他の超耐熱金属ケイ化物も本発明の教生
に従い、特に、窒化シリコン保護キャップと共に、都合
よく使用できる。
lるようなその他の超耐熱金属ケイ化物も本発明の教生
に従い、特に、窒化シリコン保護キャップと共に、都合
よく使用できる。
[発明の効果コ
以ト説明したように、本発明によれば、ゲイ化物用の保
護キJ−ノブか形成されるが、このキヤ。
護キJ−ノブか形成されるが、このキヤ。
プは、下部のケイ化物を損傷する危険を殆ど伴うことな
く必蟹に応じて除去することができる。このキャップは
、例えば、窒化チタンから形成されている。この窒化チ
タンキャップは、ケイ化物を形成する最初の加熱−1′
、稈の前に形成され、最初の加熱丁、稈中の酸素馬乗を
防114する機能を果たす。
く必蟹に応じて除去することができる。このキャップは
、例えば、窒化チタンから形成されている。この窒化チ
タンキャップは、ケイ化物を形成する最初の加熱−1′
、稈の前に形成され、最初の加熱丁、稈中の酸素馬乗を
防114する機能を果たす。
従来の急速加熱アニーリング法はウェハ全体を均一・に
加熱せr1不均 な膜厚のクイ化物を形成し、抵抗値の
変動を発生するが、本発明によれば、被着される全ての
金属が下部のシリコンまたはポリシリコンと反応される
ようにすることにより均な厚さのケイ化物層を形成し、
抵抗率の変動を軽減する。
加熱せr1不均 な膜厚のクイ化物を形成し、抵抗値の
変動を発生するが、本発明によれば、被着される全ての
金属が下部のシリコンまたはポリシリコンと反応される
ようにすることにより均な厚さのケイ化物層を形成し、
抵抗率の変動を軽減する。
本発明における保護キャップはケイ化物形成の後に除去
することもてきるが、保護キャップを適所に残留させ電
気導体として使用することもできる。
することもてきるが、保護キャップを適所に残留させ電
気導体として使用することもできる。
第1図〜第5図は本発明の方法の 連の流れ説明する集
積回路の 部分の(莫式的断面図であり、第6図は本発
明の方法を使用する集積回路の部分断面図と部分斜視図
である。 j(1願人:アメリカン テレフイン アンド テレグラフ カム/でニ =23 ば) 1 〒−7−
積回路の 部分の(莫式的断面図であり、第6図は本発
明の方法を使用する集積回路の部分断面図と部分斜視図
である。 j(1願人:アメリカン テレフイン アンド テレグラフ カム/でニ =23 ば) 1 〒−7−
Claims (7)
- (1)主にシリコンからなる少なくとも1箇所の露出部
分を含む、部分的に製造された集積回路構造体を有する
基板(11)を供給し; 前記露出部分に超耐熱金属ケイ化物(19)を形成する
; 工程からなる集積回路装置の製造方法において、前記超
耐熱金属ケイ化物の形成は、 前記構造体上に前記超耐熱金属からなる金属層(15)
を被着し; 金属窒化物およびシリコン窒化物からなる群から選択さ
れる窒化物(17)からなるキャップ層を前記金属層(
15)の最上面に形成し;そして、加熱し、前記シリコ
ン(11)の前記露出部分を被覆する前記金属層(15
)の殆ど全部を反応させる; ことにより行われることを特徴とする集積回路装置の製
造方法。 - (2)前記超耐熱金属(15)はチタンである請求項1
の製造方法。 - (3)前記キャップ層(17)の少なくとも一部分を除
去する追加工程を更に含む請求項1の製造方法。 - (4)前記ケイ化物の抵抗率を低下させるために、前記
キャップ層(17)の除去後に追加の加熱工程を更に含
む請求項3の製造方法。 - (5)前記加熱工程は急速加熱アニーリング法により行
われる請求項3の製造方法。 - (6)前記追加の加熱工程は急速加熱アニーリング法に
より行われる請求項4の製造方法。 - (7)主にシリコンからなる露出部分を含む、部分的に
製造された集積回路構造体を有する基板(11)を供給
し; 主にチタンからなる金属(15)の全体層を被着する; 工程からなる集積回路装置の製造方法において、前記金
属層の膜厚は20nm〜80nmの範囲内であり; スパッタリングにより前記金属層の上面に窒化チタンか
らなるキャップ層(17)を形成し、前記キャップ層の
膜厚は30nm〜80nmの範囲内であり; 前記金属層(15)および前記キャップ層(17)を通
して、前記シリコン(11)の露出部分にシリコン打込
みを行い; 前記層を急速加熱アニーリングにより600℃〜660
℃の温度で加熱し、前記金属層(15)の全部を前記シ
リコン(11)と反応させることによりケイ化チタン(
19)を形成し; リン酸、硫酸およびアンモニアからなる群から選択され
る材料と過酸化水素でエッチングすることにより前記キ
ャップ層(17)を除去し;前記ケイ化チタン(19)
を急速加熱アニーリング法により800℃〜950℃の
範囲内の温度で加熱する; ことからなることを特徴とする集積回路装置の製造方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33638289A | 1989-04-11 | 1989-04-11 | |
| US336382 | 1989-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296323A true JPH02296323A (ja) | 1990-12-06 |
Family
ID=23315836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092382A Pending JPH02296323A (ja) | 1989-04-11 | 1990-04-09 | 集積回路装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0392725B1 (ja) |
| JP (1) | JPH02296323A (ja) |
| DE (1) | DE69013962T2 (ja) |
| ES (1) | ES2063262T3 (ja) |
| HK (1) | HK49196A (ja) |
| SG (1) | SG31395G (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3294041B2 (ja) * | 1994-02-21 | 2002-06-17 | 株式会社東芝 | 半導体装置 |
| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
| JP2692617B2 (ja) * | 1994-12-06 | 1997-12-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6376372B1 (en) * | 1995-06-02 | 2002-04-23 | Texas Instruments Incorporated | Approaches for mitigating the narrow poly-line effect in silicide formation |
| US5593924A (en) * | 1995-06-02 | 1997-01-14 | Texas Instruments Incorporated | Use of a capping layer to attain low titanium-silicide sheet resistance and uniform silicide thickness for sub-micron silicon and polysilicon lines |
| US5661085A (en) * | 1996-06-17 | 1997-08-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming a low contact leakage and low contact resistance integrated circuit device electrode |
| US5668065A (en) * | 1996-08-01 | 1997-09-16 | Winbond Electronics Corp. | Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261345A (ja) * | 1985-09-11 | 1987-03-18 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62188223A (ja) * | 1986-01-16 | 1987-08-17 | Sony Corp | 半導体化合物の製造方法 |
| JPS63133622A (ja) * | 1986-11-26 | 1988-06-06 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPS63265468A (ja) * | 1987-04-23 | 1988-11-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63284862A (ja) * | 1987-05-15 | 1988-11-22 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4657628A (en) * | 1985-05-01 | 1987-04-14 | Texas Instruments Incorporated | Process for patterning local interconnects |
| US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
| US4940509A (en) * | 1988-03-25 | 1990-07-10 | Texas Instruments, Incorporated | Isotropic etchant for capped silicide processes |
-
1990
- 1990-04-03 ES ES90303551T patent/ES2063262T3/es not_active Expired - Lifetime
- 1990-04-03 EP EP90303551A patent/EP0392725B1/en not_active Expired - Lifetime
- 1990-04-03 DE DE69013962T patent/DE69013962T2/de not_active Expired - Lifetime
- 1990-04-09 JP JP2092382A patent/JPH02296323A/ja active Pending
-
1995
- 1995-02-22 SG SG31395A patent/SG31395G/en unknown
-
1996
- 1996-03-21 HK HK49196A patent/HK49196A/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261345A (ja) * | 1985-09-11 | 1987-03-18 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62188223A (ja) * | 1986-01-16 | 1987-08-17 | Sony Corp | 半導体化合物の製造方法 |
| JPS63133622A (ja) * | 1986-11-26 | 1988-06-06 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPS63265468A (ja) * | 1987-04-23 | 1988-11-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63284862A (ja) * | 1987-05-15 | 1988-11-22 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69013962D1 (de) | 1994-12-15 |
| EP0392725A3 (en) | 1991-10-30 |
| EP0392725A2 (en) | 1990-10-17 |
| SG31395G (en) | 1995-08-18 |
| HK49196A (en) | 1996-03-29 |
| EP0392725B1 (en) | 1994-11-09 |
| DE69013962T2 (de) | 1995-03-16 |
| ES2063262T3 (es) | 1995-01-01 |
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