JPH03271720A - アクティブマトリクス型表示装置の薄膜トランジスタアレイの製造方法 - Google Patents
アクティブマトリクス型表示装置の薄膜トランジスタアレイの製造方法Info
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- JPH03271720A JPH03271720A JP2072512A JP7251290A JPH03271720A JP H03271720 A JPH03271720 A JP H03271720A JP 2072512 A JP2072512 A JP 2072512A JP 7251290 A JP7251290 A JP 7251290A JP H03271720 A JPH03271720 A JP H03271720A
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- 239000010409 thin film Substances 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000010408 film Substances 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 abstract description 5
- 229910052804 chromium Inorganic materials 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000013078 crystal Substances 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000049 pigment Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000000740 bleeding effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、アクティブマトリクス型表示装置の薄膜トラ
ンジスタアレイ（以下ＴＰＴと称する）の製造方法に関
する。
ンジスタアレイ（以下ＴＰＴと称する）の製造方法に関
する。
（ロ）従来の技術
近年、アクティブマトリクス型の表示装置、特にアクテ
ィブマトリクス型液晶表示装置が開発され、この装置を
用いた液晶ＴＶが実用化されている。
ィブマトリクス型液晶表示装置が開発され、この装置を
用いた液晶ＴＶが実用化されている。
このようなアクティブマトリクス型の液晶表示装置は、
液晶セルの一方のセル基板を画素電極対応の薄膜トラン
ジスタアレイ基板とし、他方のセル基板を対向電極基板
としたものである。
液晶セルの一方のセル基板を画素電極対応の薄膜トラン
ジスタアレイ基板とし、他方のセル基板を対向電極基板
としたものである。
従来のアクティブマトリクス型表示装置の薄膜トランジ
スタアレイの位置画素単位の断面構造を第３図に示す。
スタアレイの位置画素単位の断面構造を第３図に示す。
同図の従来装置は、絶縁基板１上にゲート電極４、ゲー
ト絶縁膜５、非結晶半導体膜７、ソース及びドレインコ
ンタクト領域をなす不純物非結晶半導体膜８．８、ソー
ス電極９、ドレイン電極１０を積層構成してなるＴＰＴ
と、該ＴＰＴがら延在したゲート絶縁膜５上に形成して
ＴＰＴのソースミ極に結合した画業電極とで位置画素単
位を溝底している。
ト絶縁膜５、非結晶半導体膜７、ソース及びドレインコ
ンタクト領域をなす不純物非結晶半導体膜８．８、ソー
ス電極９、ドレイン電極１０を積層構成してなるＴＰＴ
と、該ＴＰＴがら延在したゲート絶縁膜５上に形成して
ＴＰＴのソースミ極に結合した画業電極とで位置画素単
位を溝底している。
このような従来の薄膜トランジスタアレイは、ＴＰＴの
非結晶半導体膜７に光入力があると、この半導体膜７の
抵抗値が小さくなり、ゲートに印加される捜査信号に関
係な（ＴＰＴがＯＮ状態になるのを防止する必要がある
。そのために、従来から、ＴＰＴ部分を遮光するための
遮光膜を液晶セルの外部、あるいは内部、即ち、いずれ
かのセル基板内面に装備するのが一般的であった。例え
ば、薄膜トランジスタアレイ基板に遮光膜を備えるもの
は、特開昭６３−１３５５号公報、対向電極基板に遮光
膜を備えるものは、特開昭６１−２３６５８６号に詳し
い。
非結晶半導体膜７に光入力があると、この半導体膜７の
抵抗値が小さくなり、ゲートに印加される捜査信号に関
係な（ＴＰＴがＯＮ状態になるのを防止する必要がある
。そのために、従来から、ＴＰＴ部分を遮光するための
遮光膜を液晶セルの外部、あるいは内部、即ち、いずれ
かのセル基板内面に装備するのが一般的であった。例え
ば、薄膜トランジスタアレイ基板に遮光膜を備えるもの
は、特開昭６３−１３５５号公報、対向電極基板に遮光
膜を備えるものは、特開昭６１−２３６５８６号に詳し
い。
特に、前者の様に、遮光膜を備えた薄膜トランジスタア
レイを製造する場合は、ＴＰＴの各層、画素電極、及び
遮光膜を夫々個別のマスクを用いたフォトリングラフイ
ー法を＆！９返し行わなければならないので、製造歩留
まりの低下を招くものであった。
レイを製造する場合は、ＴＰＴの各層、画素電極、及び
遮光膜を夫々個別のマスクを用いたフォトリングラフイ
ー法を＆！９返し行わなければならないので、製造歩留
まりの低下を招くものであった。
（ハ）発明が解決しようとする課題
本発明は、上述の点に鑑みてなされたものであり、遮光
膜の存在を利用して、製造工程の簡略化を可能にしたア
クティブマトリクス型表示装置の薄膜トランジスタアレ
イの製造方法を提供するものである。
膜の存在を利用して、製造工程の簡略化を可能にしたア
クティブマトリクス型表示装置の薄膜トランジスタアレ
イの製造方法を提供するものである。
に）課題を解決するための手段
本発明のアクティブマトリクス型表示装置の薄膜トラン
ジスタアレイの製造方法は、絶縁基板表面の少なくとも
ＴＰＴ設置箇所を含む位置に、ＴＰＴへの光照射を回避
するための遮光膜を設け、該遮光膜をマスクとした背面
露光処理によって、上記画素電極を形成するものである
。
ジスタアレイの製造方法は、絶縁基板表面の少なくとも
ＴＰＴ設置箇所を含む位置に、ＴＰＴへの光照射を回避
するための遮光膜を設け、該遮光膜をマスクとした背面
露光処理によって、上記画素電極を形成するものである
。
（ホ）作用
本発明のアクティブマトリクス型表示装置の薄膜トラン
ジスタアレイの製造方法によれば、絶縁基板上に形威さ
れたＴＰＴのための遮光膜を画素電極形成時の露光用マ
スクとして兼用しているので、マスク合わせ処理を必要
とせずに画素電極を精度よく形成できる。
ジスタアレイの製造方法によれば、絶縁基板上に形威さ
れたＴＰＴのための遮光膜を画素電極形成時の露光用マ
スクとして兼用しているので、マスク合わせ処理を必要
とせずに画素電極を精度よく形成できる。
（へ）実施例
第１図（ａ）〜（ｄ）に、本発明のアクティブマトリク
ス型表示装置の薄膜トランジスタアレイの製造工程断面
を工程順に示し、同図に基づいて本発明方法を以下に説
明する。
ス型表示装置の薄膜トランジスタアレイの製造工程断面
を工程順に示し、同図に基づいて本発明方法を以下に説
明する。
同図（ａ）に示す如く、ガラスからなる絶縁基板１上に
、少なくともＴＰＴが設置される箇所を含み、画素電極
が設置される箇所以外の領域に、Ｃｒ、Ｍｏ、ＡＩ、Ｔ
ａ等の不透明金属材料からなる遮光膜２を形威する。こ
の遮光膜２は、マトリクス配置される多数の画素電極位
置以外の領域に存在するので、例えば、画素電極が行毎
に半画素ずれて配置（デルタ配置）される場合には、第
３図の平面図のハツチングで示す領域を占有することに
なる。この様に、遮光膜２が形成された絶縁基板１上全
面に絶縁膜３を形威する。
、少なくともＴＰＴが設置される箇所を含み、画素電極
が設置される箇所以外の領域に、Ｃｒ、Ｍｏ、ＡＩ、Ｔ
ａ等の不透明金属材料からなる遮光膜２を形威する。こ
の遮光膜２は、マトリクス配置される多数の画素電極位
置以外の領域に存在するので、例えば、画素電極が行毎
に半画素ずれて配置（デルタ配置）される場合には、第
３図の平面図のハツチングで示す領域を占有することに
なる。この様に、遮光膜２が形成された絶縁基板１上全
面に絶縁膜３を形威する。
次に、同図（ｂ）に示す如く、Ａｕ、Ｎｉ、Ｃｒ、Ｍｏ
、ＡＩ、Ｔａ等の金属材料膜からなるゲート電極４を通
常の７オトリングラフイー法で形威し、続いて、プラズ
マＣＶＤ法によってシリコン窒化膜、アモルファスシリ
コン膜、Ｎ型不純物を導入したＮ型アモルファスシリコ
ン膜、を連続的に成膜した後、上層２層のアモルファス
シリコン膜並びにＮ型アモルファスシリコン膜をエツチ
ングして非結晶半導体膜７と不純物非結晶半導体膜８を
得る。尚、基板全面に残存したシリコン窒化膜はゲート
絶縁膜５となる。その後、ＩＴＯ等の透明導電膜６０が
全面に成膜される。
、ＡＩ、Ｔａ等の金属材料膜からなるゲート電極４を通
常の７オトリングラフイー法で形威し、続いて、プラズ
マＣＶＤ法によってシリコン窒化膜、アモルファスシリ
コン膜、Ｎ型不純物を導入したＮ型アモルファスシリコ
ン膜、を連続的に成膜した後、上層２層のアモルファス
シリコン膜並びにＮ型アモルファスシリコン膜をエツチ
ングして非結晶半導体膜７と不純物非結晶半導体膜８を
得る。尚、基板全面に残存したシリコン窒化膜はゲート
絶縁膜５となる。その後、ＩＴＯ等の透明導電膜６０が
全面に成膜される。
同図（Ｃ）は、上記透明導電膜６０のパターンニング処
理工程を示しており、該透明導電膜６０上に塗布したレ
ジストＲ（ネガタイプ）を基板の背面側から露光する（
背面露光法）事によって、画素電極パターンに合致する
領域Ｈを残して。その他の領域を除去することができる
。この結果残存した領域ＨのレジストＲから露出した透
明導電膜６０をエツチング除去する。
理工程を示しており、該透明導電膜６０上に塗布したレ
ジストＲ（ネガタイプ）を基板の背面側から露光する（
背面露光法）事によって、画素電極パターンに合致する
領域Ｈを残して。その他の領域を除去することができる
。この結果残存した領域ＨのレジストＲから露出した透
明導電膜６０をエツチング除去する。
この様にエツチング処理された透明導電膜６０が、同図
（ｄ）に示す画素電極６となる。
（ｄ）に示す画素電極６となる。
続いて、同図（ｄ）に示す如く、ＡＩからナルソース電
極９及びドレイン電極１０を通常のフ才トリソゲラフイ
ー法で形成し、その後、これら画電極９．１０をマスク
として、画電極９．１０間のＴＰＴチャネル位置に露出
した上記不純物非結晶半導体膜８をエツチング除去して
、夫々の電極９．１０用のオーミックコンタクト領域を
構成する。
極９及びドレイン電極１０を通常のフ才トリソゲラフイ
ー法で形成し、その後、これら画電極９．１０をマスク
として、画電極９．１０間のＴＰＴチャネル位置に露出
した上記不純物非結晶半導体膜８をエツチング除去して
、夫々の電極９．１０用のオーミックコンタクト領域を
構成する。
以上に説明した工程に於ては、遮光膜２を金属材料で形
成しているが、これに限定されることは無い。例えば、
黒色のカラーレジスト、あるいは顔料が混入されたポリ
イミド等の非金属材料が使用でき、絶縁材料からなる遮
光膜２を採用する場合いは、上述の絶縁膜３を不要とし
て、遮光膜２上に直接ゲート電極４を形成することがで
きる。
成しているが、これに限定されることは無い。例えば、
黒色のカラーレジスト、あるいは顔料が混入されたポリ
イミド等の非金属材料が使用でき、絶縁材料からなる遮
光膜２を採用する場合いは、上述の絶縁膜３を不要とし
て、遮光膜２上に直接ゲート電極４を形成することがで
きる。
また、本発明の遮光膜２は、ＴＰＴ位置のみならず、第
２図に示す如く、各画素間領域を全て遮光できるので、
本発明を光透過型のカラー液晶表示装置に採用すれば、
遮光膜２のブラックマトリクス動作により、画素間の色
にじみの無い良質のカラー表示を実現できる。
２図に示す如く、各画素間領域を全て遮光できるので、
本発明を光透過型のカラー液晶表示装置に採用すれば、
遮光膜２のブラックマトリクス動作により、画素間の色
にじみの無い良質のカラー表示を実現できる。
（ト）発明の効果
本発明のアクティブマトリクス型表示装置の薄膜トラン
ジスタアレイの製造方法は、絶縁基板上に形成されたＴ
ＰＴのための遮光膜を画業電極形成時の露光用マスクと
して兼用しているので、マスク合わせ処理を必要とせず
に画業電極を精度よく形成できる。従って、本発明によ
れば、表示装置の製造歩留まりの向上が図れる。
ジスタアレイの製造方法は、絶縁基板上に形成されたＴ
ＰＴのための遮光膜を画業電極形成時の露光用マスクと
して兼用しているので、マスク合わせ処理を必要とせず
に画業電極を精度よく形成できる。従って、本発明によ
れば、表示装置の製造歩留まりの向上が図れる。
第１図（ａ）乃至（ｄ）は本発明のアクティブマトリク
ス型表示装置の薄膜トランジスタアレイの製造方法を工
程順に示す断面図、第２図は本発明方法に用いる遮光膜
の平面模式図、第３図は従来装置の断面図である。 １・・・絶縁基板、２・・・遮光膜、３・・・絶縁膜、
４・・・ゲート電極、５・・・ゲート絶縁膜、６・・・
画素電極。
ス型表示装置の薄膜トランジスタアレイの製造方法を工
程順に示す断面図、第２図は本発明方法に用いる遮光膜
の平面模式図、第３図は従来装置の断面図である。 １・・・絶縁基板、２・・・遮光膜、３・・・絶縁膜、
４・・・ゲート電極、５・・・ゲート絶縁膜、６・・・
画素電極。
Claims (1)
- （１）絶縁基板上にゲート電極、ゲート絶縁膜、非結晶
半導体膜、ソース電極及びドレイン電極、を備えた薄膜
トランジスタをマトリクス状に複数形成すると共に、各
トランジスタに画素電極を結合形成するアクティブマト
リクス型表示装置の薄膜トランジスタアレイの製造方法
に於て、 上記絶縁基板表面の少なくとも上記薄膜トランジスタ設
置箇所を含む位置に、上記薄膜トランジスタの非結晶半
導体膜への光照射を回避するための遮光膜を設け、該遮
光膜をマスクとした背面露光処理によって、上記画素電
極を製造することを特徴とした薄膜トランジスタアレイ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072512A JPH03271720A (ja) | 1990-03-22 | 1990-03-22 | アクティブマトリクス型表示装置の薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072512A JPH03271720A (ja) | 1990-03-22 | 1990-03-22 | アクティブマトリクス型表示装置の薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03271720A true JPH03271720A (ja) | 1991-12-03 |
Family
ID=13491471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072512A Pending JPH03271720A (ja) | 1990-03-22 | 1990-03-22 | アクティブマトリクス型表示装置の薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03271720A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466618A (en) * | 1993-12-29 | 1995-11-14 | Goldstar Co., Ltd. | Method for fabricating a thin film transistor for a liquid crystal display |
| US5477355A (en) * | 1992-01-28 | 1995-12-19 | Hitachi, Ltd. | Process for producing the passivation layer of an active matrix substrate by back exposure |
| JP2000294791A (ja) * | 1999-04-06 | 2000-10-20 | Nec Corp | 半導体装置および半導体製造方法 |
| JP2010212677A (ja) * | 2009-02-16 | 2010-09-24 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法及び表示装置の作製方法 |
-
1990
- 1990-03-22 JP JP2072512A patent/JPH03271720A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477355A (en) * | 1992-01-28 | 1995-12-19 | Hitachi, Ltd. | Process for producing the passivation layer of an active matrix substrate by back exposure |
| US5466618A (en) * | 1993-12-29 | 1995-11-14 | Goldstar Co., Ltd. | Method for fabricating a thin film transistor for a liquid crystal display |
| JP2000294791A (ja) * | 1999-04-06 | 2000-10-20 | Nec Corp | 半導体装置および半導体製造方法 |
| JP2010212677A (ja) * | 2009-02-16 | 2010-09-24 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法及び表示装置の作製方法 |
| US8709836B2 (en) | 2009-02-16 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
| JP2014238580A (ja) * | 2009-02-16 | 2014-12-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
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