JPH0229633A - Thin film transistor - Google Patents
Thin film transistorInfo
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- JPH0229633A JPH0229633A JP63180789A JP18078988A JPH0229633A JP H0229633 A JPH0229633 A JP H0229633A JP 63180789 A JP63180789 A JP 63180789A JP 18078988 A JP18078988 A JP 18078988A JP H0229633 A JPH0229633 A JP H0229633A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
アクティブマトリクス型表示装置等に好適なアモルファ
スシリコンを用いた薄膜トランジスタに関し、
該薄膜トランジスタを駆動させるゲート電圧の制御幅が
太き(とれ、該トランジスタの動作マージンが大きく取
れるようにすることを目的とし、活性層の対向する二つ
の主面の一方にゲート絶縁膜を介してゲート電極を、他
方にソース電極およびドレイン電極を配設した薄膜トラ
ンジスタにおいて、
前記活性層が、前記ゲート絶縁膜側に位置する10Å〜
500人の厚さの真性のアモルファスシリコン層と、前
記ソース電極、ドレイン電極側に位置する不純物原子を
添加した50Å〜1000人の厚さのマイクロクリスタ
ルシリコン層との積層膜で形成したことで構成する。[Detailed Description of the Invention] [Summary] Regarding thin film transistors using amorphous silicon suitable for active matrix display devices, etc., the control width of the gate voltage for driving the thin film transistor is wide (the operating margin of the transistor is In a thin film transistor in which a gate electrode is disposed on one of two opposing main surfaces of the active layer with a gate insulating film interposed therebetween, and a source electrode and a drain electrode are disposed on the other side, the active layer has a large thickness. , 10 Å located on the gate insulating film side
It is formed of a laminated film of an intrinsic amorphous silicon layer with a thickness of 500 Å and a microcrystalline silicon layer with a thickness of 50 Å to 1000 Å and doped with impurity atoms located on the source and drain electrode sides. do.
(産業上の利用分野〕
本発明はアモルファスシリコンを用いた薄膜トランジス
タに関する。(Industrial Application Field) The present invention relates to a thin film transistor using amorphous silicon.
OA機器の普及に伴い、コンパクトでフラットな高品質
の大型液晶表示パネルが望まれている。With the spread of office automation equipment, there is a demand for compact, flat, high-quality, large-sized liquid crystal display panels.
このような液晶表示パネルとして、液晶を対向電極で挟
んだ単純マトリックス型構造や、各画素に、該画素を駆
動させる薄膜トランジスタのようなスイッチング素子を
配置したアクティブマトリックス駆動型液晶表示パネル
が有る。前者の液晶表示パネルは歩留まりが良く、工程
が簡単で安価に製造できるが、フルカラーのパネルを形
成するのは困難で、後者の液晶表示パネルはフルカラー
化は実現できるが、大面積のパネルの全面にわたって均
一な特性を有する薄膜トランジスタを形成するのは困難
で、そのため歩留まりの良い特性の均一な薄膜トランジ
スタが望まれている。Such liquid crystal display panels include a simple matrix structure in which liquid crystal is sandwiched between opposing electrodes, and an active matrix drive liquid crystal display panel in which each pixel is provided with a switching element such as a thin film transistor to drive the pixel. The former type of liquid crystal display panel has a high yield and can be manufactured at a low cost due to a simple process, but it is difficult to form a full-color panel, and the latter type of liquid crystal display panel can achieve full color, but the entire surface of a large-area panel is difficult to form. It is difficult to form a thin film transistor with uniform characteristics over the entire area, and therefore a thin film transistor with uniform characteristics with good yield is desired.
このような薄膜トランシタを用いたアクティブマトリク
ス型液晶パネルとして本出願人は以前に特開昭63−6
8818号公報に於いて、第4図および第5図に示すよ
うな液晶表示パネルを提案している。As an active matrix type liquid crystal panel using such a thin film transistor, the present applicant has previously published Japanese Patent Application Laid-Open No. 63-6
In Japanese Patent No. 8818, a liquid crystal display panel as shown in FIGS. 4 and 5 is proposed.
第4図はこの液晶表示パネルの分解図、第5図は第4図
のパネルの等価回路図である。FIG. 4 is an exploded view of this liquid crystal display panel, and FIG. 5 is an equivalent circuit diagram of the panel shown in FIG.
第4図および第5図に示すように、第1のガラス基板1
上に薄膜トランジスタ2と、液晶表示素子3の一方の電
極4とスキャンパスライン5とを形成し、第2のガラス
基板6上にストライプ状のデータバスライン7を表示素
子3の他方の電極として形成し、かつ薄膜トランジスタ
2のゲート電極8をスキャンパスライン5に接続し、第
1のガラス基板lと第2のガラス基板6の間に液晶を封
入してアクティブマトリクス構造の液晶表示パネルを形
成している。As shown in FIGS. 4 and 5, a first glass substrate 1
A thin film transistor 2, one electrode 4 of a liquid crystal display element 3, and a scan path line 5 are formed on the second glass substrate 6, and a striped data bus line 7 is formed as the other electrode of the display element 3 on a second glass substrate 6. Then, the gate electrode 8 of the thin film transistor 2 is connected to the scan path line 5, and a liquid crystal is sealed between the first glass substrate l and the second glass substrate 6 to form a liquid crystal display panel with an active matrix structure. There is.
ところでこのような構造の液晶表示パネルに用いる薄膜
トランジスタの特性として、ゲート電極に電圧を印加し
た時のドレイン電流のオフ電流値が小さくなるようにし
て素子のスイッチング特性が良好に成るようにし、かつ
該薄膜トランジスタの闇値電圧の許容値を正の電圧側で
大きく保つような特性が要求されている。By the way, the characteristics of a thin film transistor used in a liquid crystal display panel having such a structure are such that the off-state current value of the drain current is small when a voltage is applied to the gate electrode, so that the switching characteristics of the element are good. Thin film transistors are required to have characteristics that maintain a large allowable dark value voltage on the positive voltage side.
そのため上記特性を満たすような薄膜トランジスタの構
造としては、第6図に示すようにガラス基板のような透
明絶縁性基板11上に所定のパターンのゲート電極12
を形成し、該ゲート電極12上に窒化シリコン(5iN
)のようなゲート絶縁膜13を介して真性の水素添加型
のアモルファスシリコン層(以下i a−5t:H層と
称する> 14と、ボロン(B)を添加したa−St
:H層15の二層構造の活性層16を形成し、その上に
燐(P)、または砒素(As)のようなN型の不純物原
子を添加したN ” a−3isH層よりなるコンタク
ト層17とチタン(Ti)、またはクロム(Cr)より
なるオーミック電極18の積層構造を所定のパターンに
分割形成したソース電極19とドレイン電極20より成
る薄膜トランジスタを形成している。Therefore, the structure of a thin film transistor that satisfies the above characteristics is as shown in FIG.
silicon nitride (5iN) is formed on the gate electrode 12.
) such as an intrinsic hydrogen-doped amorphous silicon layer (hereinafter referred to as the a-5t:H layer) and an a-St layer doped with boron (B).
: A contact layer consisting of an N''a-3isH layer on which an active layer 16 with a two-layer structure of an H layer 15 is formed and N-type impurity atoms such as phosphorus (P) or arsenic (As) are added thereto. A thin film transistor is formed of a source electrode 19 and a drain electrode 20, which are formed by dividing a laminated structure of an ohmic electrode 18 made of 17 and titanium (Ti) or chromium (Cr) into a predetermined pattern.
ところで、活性層16の二層目のボロンを添加したa−
3tsH層15におけるボロンの活性化率(添加された
ボロンが、第3図に示す活性層の空間電荷領域31に固
定される電荷量を制御する効率)が悪く、多量のボロン
の添加が必要以上に要求される問題がある。By the way, the second layer of the active layer 16 is a-
The activation rate of boron in the 3tsH layer 15 (the efficiency with which the added boron controls the amount of charge fixed in the space charge region 31 of the active layer shown in FIG. 3) is poor, and a large amount of boron is added more than necessary. There are issues that require this.
然し、このように多量のボロンを必要以上にa−5i:
Hに添加すると、a−5isH層に未結合手等の欠陥を
生じ、この欠陥によって薄膜トランジスタのゲート電圧
の微小変化量に対するドレイン電流の微小変化量(dI
* /dV * )の値の低下を招き、素子のスイッ
チング特性の劣下を生じることになる。However, a-5i:
When added to H, defects such as dangling bonds occur in the a-5isH layer, and these defects cause a small change in drain current (dI) with respect to a small change in gate voltage of the thin film transistor.
*/dV*), resulting in deterioration of the switching characteristics of the device.
本発明は上記した問題点を解決し、素子のdID/dV
*の値の低下を招くことな(、即ち素子のスイッチン
グ特性の低下を招くことなく、不純物の添加によって薄
膜トランジスタの闇値を正電圧側の所望の値に制御して
、該素子の動作マージンを大きくとれるようにした薄膜
トランジスタの提供を目的とする。The present invention solves the above problems and improves the dID/dV of the device.
*The operation margin of the device can be increased by controlling the dark value of the thin film transistor to a desired value on the positive voltage side by adding impurities without causing a decrease in the value of (that is, without causing a decrease in the switching characteristics of the device). The purpose is to provide a thin film transistor that can be made large.
本発明においては第1図に示す如く、薄膜トランジスタ
の活性層26として、ゲート電極22側に位置する厚さ
が10〜500人のi a−Si:8層24と、ソース
電極29とドレイン電極30側に位置する厚さが50〜
1000人のボロン等の不純物を添加したマイクロクリ
スタルSi層25とを積層した二層構造が採用されてい
る。In the present invention, as shown in FIG. 1, as the active layer 26 of the thin film transistor, an ia-Si: 8 layer 24 with a thickness of 10 to 500 layers located on the gate electrode 22 side, a source electrode 29 and a drain electrode 30 are used. Thickness located on the side is 50~
A two-layer structure is adopted in which a microcrystalline Si layer 25 doped with impurities such as 1,000 yen of boron is laminated.
本発明では上記したように、薄膜トランジスタの活性層
を、不純物原子を添加しない真性の1a−5isH層と
ボロンを添加したマイクロクリスタルSiの二層構造で
形成する。In the present invention, as described above, the active layer of the thin film transistor is formed with a two-layer structure of an intrinsic 1a-5isH layer to which no impurity atoms are added and microcrystalline Si to which boron is added.
このマイクロクリスタルSiはアモルファスシリコンと
、多結晶Siの中間体で、多結晶Siの結晶粒より小さ
いSiの結晶粒を有し、このマイクロクリスタルSi中
に添加したボロンの活性化率は、a−Si=Hに添加し
たボロンの活性化率より太き(、a−St:Hに添加す
るボロンの添加量より少ない添加量で所望の閾値電圧の
制御が可能となる。そのため従来のように、a−5i:
8層にボロンを多量にドープすることで、a−St :
l’1層に欠陥が発生し、それによって薄膜トランジス
タのdl 、 /dV 、の値の低下を招く不都合が無
くなり、スイッチング特性の良好な薄膜トランジスタが
得られる。This microcrystalline Si is an intermediate between amorphous silicon and polycrystalline Si, and has Si crystal grains smaller than the crystal grains of polycrystalline Si, and the activation rate of boron added to this microcrystalline Si is a- It is possible to control the desired threshold voltage with an addition amount that is larger than the activation rate of boron added to Si=H (, and smaller than the addition amount of boron added to a-St:H. Therefore, as in the conventional case, a-5i:
By doping a large amount of boron into the 8th layer, a-St:
This eliminates the problem of defects occurring in the l'1 layer, which would cause a decrease in the values of dl, /dV of the thin film transistor, and provides a thin film transistor with good switching characteristics.
活性層26のマイクロクリスタル5i25中へのボロン
のドーピングによって闇値電圧がシフトするのは、第3
図(a)のエネルギーバンド図において、活性層側の空
間電荷領域31内にあるアクセプタがイオン化し、固定
電荷となるためである。The reason why the dark voltage is shifted by boron doping into the microcrystals 5i25 of the active layer 26 is due to the third
This is because, in the energy band diagram of FIG. 3A, acceptors in the space charge region 31 on the active layer side are ionized and become fixed charges.
従って、ゲート絶縁膜23と活性層26との界面のうち
、少なくともチャネル形成領域を、界面特性が良好なi
a−Si:8層24を用いて形成し、残りの空間電荷
領域31となる部分にボロンを添加したマイクロクリス
タルStを用いれば、活性層の移動度を低下させずに闇
値電圧を制御できる。Therefore, at least the channel forming region of the interface between the gate insulating film 23 and the active layer 26 can be
By using microcrystal St formed using a-Si:8 layer 24 and doped with boron in the remaining space charge region 31, the dark value voltage can be controlled without reducing the mobility of the active layer. .
第4図(ハ)はこのようなi a−5t:8層24とボ
ロンを添加したマイクロクリスタル5i25を積層した
場合の薄膜トランジスタのエネルギーバンド図である。FIG. 4(c) is an energy band diagram of a thin film transistor in which such an ia-5t:8 layer 24 and boron-doped microcrystals 5i 25 are laminated.
図の31は空間電荷領域であって、ゲート絶縁膜23と
の界面はi a−Si:8層24を用いて形成すること
で、移動度の低下を防止し、且つドープしたマイクロク
リスタルSi層25をi a−3i:11層上に形成す
ることによって闇値の制御を行う。31 in the figure is a space charge region, and the interface with the gate insulating film 23 is formed using an ia-Si:8 layer 24 to prevent a decrease in mobility, and a doped microcrystalline Si layer. The darkness value is controlled by forming 25 on the ia-3i:11 layer.
図にハツチを付して示した領域がボロンをドープしたマ
イクロクリスタルSi層25であって、この図のように
i a−5i:8層24が、マイクロクリスタルSi層
25によって曲げられ闇値制御が可能となる。The hatched area in the figure is the microcrystalline Si layer 25 doped with boron, and as shown in this figure, the i a-5i:8 layer 24 is bent by the microcrystalline Si layer 25 to control the dark value. becomes possible.
薄膜トランジスタの空間電荷領域31の厚さは、凡そ3
000人であるが、光電流の発生を考慮すると1000
Å以下が望ましく、上記ボロンを添加したマイクロクリ
スタルSi層25が閾値制御に寄与し得るためには、こ
れがゲート絶縁膜23界面から凡そ1000人以内に存
在することが必要である。従ってボロンを添加したマイ
クロクリスタルSi層25の厚さは、最大で1000Å
以下であることを要する。The thickness of the space charge region 31 of the thin film transistor is approximately 3
000 people, but if you take into account the generation of photocurrent, it will be 1000 people.
It is desirable that the microcrystalline Si layer 25 doped with boron has a thickness of Å or less, and in order for the boron-doped microcrystalline Si layer 25 to contribute to threshold control, it must exist within approximately 1000 nm from the interface of the gate insulating film 23. Therefore, the thickness of the microcrystalline Si layer 25 doped with boron is at most 1000 Å.
The following must be true.
一方生成する薄膜が余り薄いと−様な膜形成が困難であ
り、凡そ50人程度が実用上の下限となる。On the other hand, if the formed thin film is too thin, it will be difficult to form a -like film, and the practical lower limit is about 50 people.
以上述べた如く本発明の構成によれば、ゲート絶縁膜2
3と活性層26との界面はi a−3i:8層24であ
るため移動度は低下せず、またボロンドープのマイクロ
クリスタルSi層25は、ゲート絶縁膜23に接してい
ないため移動度に影響を与えない。従ってドープされた
マイクロクリスタルSiJ!25のドーピング濃度を任
意に選ぶことができ、闇値電圧を所望の如く選ぶことが
可能となる。As described above, according to the structure of the present invention, the gate insulating film 2
Since the interface between 3 and the active layer 26 is an ia-3i:8 layer 24, the mobility does not decrease, and the boron-doped microcrystalline Si layer 25 does not touch the gate insulating film 23, so it affects the mobility. not give. Therefore doped microcrystal SiJ! The doping concentration of 25 can be arbitrarily selected, and the dark value voltage can be selected as desired.
第1図は本発明の一実施例に係る逆スタガード型薄膜ト
ランジスタの構成を示す要部断面図である。FIG. 1 is a sectional view of a main part showing the structure of an inverted staggered thin film transistor according to an embodiment of the present invention.
同図において、21は透明ガラス基板で該基板上に、例
えば厚さ約700人のチタン(Ti)からなるゲート電
極22が形成され、該ゲート電極22上には例えば凡そ
3000人の厚さの窒化シリコン(5iN)膜よりなる
ゲート絶縁膜23が形成されている。またこのゲート酸
化膜23上にはi a−Si:8層24が約100人の
厚さでプラズマCVD法で形成され、その上にはボロン
を添加した厚さが約200人のマイクロクリスタルSi
層25が、シラン(SiHa)ガスを反応ガスとして用
いてプラズマCVD法で形成されている。In the figure, reference numeral 21 denotes a transparent glass substrate, on which a gate electrode 22 made of titanium (Ti) with a thickness of, for example, about 700 mm is formed. A gate insulating film 23 made of silicon nitride (5iN) film is formed. Further, on this gate oxide film 23, an ia-Si:8 layer 24 is formed to a thickness of about 100 layers by plasma CVD, and on top of this, a microcrystal Si layer 24 doped with boron is formed to a thickness of about 200 layers.
Layer 25 is formed by plasma CVD using silane (SiHa) gas as a reactive gas.
このボロンを添加する方法は、例えばジボラン(BJh
)等のドーピングガスをシラン(5iH4)ガスに所定
の濃度で添加することで容易にプラズマCVD法で形成
できる。This method of adding boron is, for example, diborane (BJh
) can be easily formed by plasma CVD by adding doping gas such as ) to silane (5iH4) gas at a predetermined concentration.
このようにi a−St:1層24とボロンを添加した
マイクロクリスタルS1層25の二層構造で活性層26
が形成されている。そしてボロンを添加したマイクロク
リスタルS1層25上に燐、または砒素のN型の不純物
を添加したN ” a−5isH層より成るコンタクト
層27がプラズマCVD法で形成され、チタン、或いは
クロム膜よりなるオーミック電極28がスパッタ、或い
は蒸着法で形成され、該コンタクト層27とオーミック
電極28とが所定のパターンに形成されてソース電極2
9とドレイン電極30が形成されている。In this way, the active layer 26 has a two-layer structure of the i a-St:1 layer 24 and the boron-doped microcrystal S1 layer 25.
is formed. Then, on the boron-doped microcrystal S1 layer 25, a contact layer 27 made of an N''a-5isH layer doped with an N-type impurity of phosphorus or arsenic is formed by a plasma CVD method, and is made of a titanium or chromium film. The ohmic electrode 28 is formed by sputtering or vapor deposition, and the contact layer 27 and the ohmic electrode 28 are formed in a predetermined pattern to form the source electrode 2.
9 and a drain electrode 30 are formed.
このように形成した本実施例の薄膜トランジスタのゲー
ト電圧対ドレイン電流特性を、従来の薄膜トランジスタ
の特性と比較検討しながら第2図を用いて説明する。The gate voltage versus drain current characteristics of the thin film transistor of this example formed in this manner will be explained with reference to FIG. 2 while comparing and examining the characteristics of a conventional thin film transistor.
図の曲線41は活性層を厚さ300人のi a−3ts
H層で形成した従来の薄膜トランジスタの特性曲線、曲
線42は上記活性層を厚さ100人のi a−3t:H
層と厚さ200人のボロンを添加したi a−3tzH
層の二層構造で形成した従来の薄膜トランジスタの特性
曲線、曲線43は上記活性層を厚さ100人のa−St
sH層と厚さ200人のボロンを添加したマイクロクリ
スタルSiNの二層構造で形成した本発明の薄膜トラン
ジスタの特性曲線である。Curve 41 in the figure shows the active layer with a thickness of 300 people i a-3ts
Curve 42, a characteristic curve of a conventional thin film transistor formed with an H layer, shows the active layer having a thickness of 100 mm i a-3t:H
layer and thickness 200 people boron doped ia-3tzH
Curve 43, which is a characteristic curve of a conventional thin film transistor formed with a two-layer structure, shows that the active layer has a thickness of 100 nm.
1 is a characteristic curve of a thin film transistor of the present invention formed with a two-layer structure of an sH layer and a microcrystalline SiN doped with boron of 200 nm thick.
図の曲線41に示すように、活性層がi a−5isH
層の一層構造で形成した従来の薄膜トランジスタは、閾
値電圧Vthをla =10−’もへの電流値となると
ころとすると、Vい=−2vとなる。As shown by curve 41 in the figure, the active layer is i a-5isH
In a conventional thin film transistor formed with a single layer structure, if the threshold voltage Vth is a current value of la=10-', then V=-2v.
また図の曲線42に示すように、活性層がi a−Si
:H層とボロンをi a−3i:Hに対して40ppm
添加したi a−Si:Hli(D二層構造の場合は、
vtkの値はIVとなり、活性層としてi a−5ts
H層とボロンを添加したi a−Si=H層とを二層構
造に形成することで、ゲート電圧が正側に3v程度シフ
トしたことが判る。Further, as shown by curve 42 in the figure, the active layer is ia-Si
: H layer and boron i a-3i: 40 ppm relative to H
Added i a-Si:Hli (in case of D two-layer structure,
The value of vtk is IV, and the active layer is i a-5ts
It can be seen that by forming the H layer and the boron-doped ia-Si=H layer into a two-layer structure, the gate voltage was shifted to the positive side by about 3V.
然し、この曲線42の特性を示す従来の薄膜トランジス
タのVthの値を更に正側にシフトさせるために、i
a−3t:Hに対するボロンのドーピング量を増加させ
、i a−Si:Hに対してボロンを80ppm添加す
るとVい=3Vとなるが、dI D/dV 、の値の低
下を招くことになり、素子のスイッチング特性が悪くな
る。However, in order to further shift the value of Vth of the conventional thin film transistor exhibiting the characteristic of this curve 42 to the positive side, i
If the doping amount of boron to a-3t:H is increased and 80 ppm of boron is added to ia-Si:H, V = 3V, but this will cause a decrease in the value of dI D / dV. , the switching characteristics of the device deteriorate.
曲線43は活性層をi a−5tsH層とボロンを40
ppm添加したマイクロクリスタルSi層の二層構造と
した本発明の薄膜トランジスタの特性曲線で、このマイ
クロクリスタルにボロンを添加した場合は、i a−3
t:Hにボロンを添加した場合に比較してボロンの活性
化率が良いので、同じドーピング比にも関わらずVth
=3Vとなっている。Vtkの値を3v正側にシフトさ
せる場合でも、Siに対して20pp請以下のボロンの
添加量で済み、従来のようにSiに対して40pp−の
添加を必要としない、また従来のようにVtkを3v程
度にした時に、dlよ/dV *の値の低下を招くこと
も無くなり、素子のスイッチング特性が従来の素子に比
べて向上する。Curve 43 shows the active layer i a-5tsH layer and boron 40
In the characteristic curve of the thin film transistor of the present invention, which has a two-layer structure of microcrystalline Si layers doped with ppm, when boron is added to the microcrystals, i a-3
Since the activation rate of boron is better than when boron is added to t:H, Vth
=3V. Even when shifting the Vtk value to the positive side of 3V, the amount of boron added to Si is less than 20 pp-, and there is no need to add 40 pp- to Si as in the past. When Vtk is set to about 3V, there is no decrease in the value of dl/dV*, and the switching characteristics of the device are improved compared to conventional devices.
なお、上記一実施例ではi 6−St:H層がN型とな
っているため、第21目はボロン(B)をドープした薄
膜トランジスタに例を用いて説明したが、第1層目のi
a−3isH層をP型とした場合、前記マイクロクリ
スタルSiに砒素、或いは燐等のN型の不純物を添加し
、コンタクト層をボロンを添加したa−3i:H層で形
成しても良い。In the above example, the i6-St:H layer is of N type, so the 21st layer is explained using an example of a thin film transistor doped with boron (B), but the i6-St:H layer of the first layer is
When the a-3isH layer is of P type, an N-type impurity such as arsenic or phosphorus may be added to the microcrystal Si, and the contact layer may be formed of an a-3i:H layer doped with boron.
また本実施例ではa−3i:1層24とボロンを添加し
たマイクロクリスタルSi層25を、ゲート絶縁膜23
と全面に形成した例を説明したが、上記2つの層はいず
れも、ゲート電極22の直上部のチャネルが形成される
領域に設けられていればよい。Further, in this embodiment, the a-3i:1 layer 24 and the microcrystalline Si layer 25 doped with boron are used as the gate insulating film 23.
Although an example in which they are formed over the entire surface has been described, it is sufficient that both of the above two layers are provided in a region directly above the gate electrode 22 where a channel is formed.
また本実施例では逆スタガード型薄膜トランジスタを形
成した例を説明したが、本発明はスタガード型薄膜トラ
ンジスタにも適用できる。Further, in this embodiment, an example in which an inverted staggered thin film transistor is formed has been described, but the present invention can also be applied to a staggered thin film transistor.
以上の説明から明らかな如く、本発明によれば活性層に
i a−5i:H層とボロン等の不純物を添加したマイ
クロクリスタルSiの二層構造を用いることにより、少
量の不純物の添加によって闇値電圧の制御が可能となり
、そのため、不純物のt a−3i:Hに対する拡散等
によって活性層内に発生する結晶欠陥が生じなくなり、
dl 、 /dV 、の値の低下を招くことが無(、闇
値電圧を所望の値にシフトさせることができる。As is clear from the above description, according to the present invention, by using a two-layer structure of an ia-5i:H layer and microcrystalline Si doped with impurities such as boron in the active layer, dark It becomes possible to control the value voltage, and therefore, crystal defects that occur in the active layer due to diffusion of impurities into t a-3i:H, etc., do not occur.
The dark value voltage can be shifted to a desired value without causing a decrease in the value of dl, /dV.
第1図は本発明の薄膜トランジスタの構成図、第2図は
本発明の薄膜トランジスタの特性図、第3図は薄膜トラ
ンジスタのエネルギーバンドの説明図、
第4図はアクティブマトリックス型液晶表示パネルの分
解図、
第5図はアクティブマトリックス型液晶表示パネルの等
価回路図、
第6図は従来の薄膜トランジスタの構成図である。
図において、
21はガラス基板、22はゲート電極、23はゲート絶
縁膜、24はi a−5i:H層、25はボロンを添加
したマイクロクリスタルSi、 26は活性層、27は
コンタクト層、28はオーミック電極、29はソース電
極、30はドレイン電極、31は空間電荷領域、41.
42.43は薄膜トランジスタの特性曲線を示す。
代理人 弁理士 井 桁 貞 −
Nplトラ〉ジスタψ工享ルギゝパンFの割礼1昌圓第
3図
#舅社口目の蓑1斤受トランジスタの魅の第1図
一一一〉VgCTJ)ゲート電工
ント、4をθ目の蓑1唖トウシジスタtm団lむ第2図
7フナイブマトリックス瑠イ九1表ホノぐ庵ルの分解図
第4図
アクナイフマトリックス渥C(を轟表示)ぐキJしの等
イめω工45]第5図FIG. 1 is a configuration diagram of a thin film transistor of the present invention, FIG. 2 is a characteristic diagram of a thin film transistor of the present invention, FIG. 3 is an explanatory diagram of energy bands of a thin film transistor, and FIG. 4 is an exploded view of an active matrix liquid crystal display panel. FIG. 5 is an equivalent circuit diagram of an active matrix liquid crystal display panel, and FIG. 6 is a configuration diagram of a conventional thin film transistor. In the figure, 21 is a glass substrate, 22 is a gate electrode, 23 is a gate insulating film, 24 is an ia-5i:H layer, 25 is microcrystalline Si doped with boron, 26 is an active layer, 27 is a contact layer, 28 29 is an ohmic electrode, 29 is a source electrode, 30 is a drain electrode, 31 is a space charge region, 41.
42 and 43 show characteristic curves of thin film transistors. Agent: Patent Attorney Sada Iji - Npl Tra> Dista ψ Engineering Machine F's Circumcision 1 Changen Figure 3 Gate electrician, 4 in the θth position, 1, 1, 2, 7, 1, 1, 2, 7, 7, 91, an exploded view of the main cell, Figure 4, Aku knife matrix C (displayed in a roaring manner). Ki J Shino Ime ω Work 45] Figure 5
Claims (1)
縁膜(23)を介してゲート電極(22)を、他方にソ
ース電極(29)およびドレイン電極(30)を配設し
た薄膜トランジスタにおいて、 前記活性層(26)が、前記ゲート絶縁膜(23)側に
位置する10Å〜500Åの厚さの真性のアモルファス
シリコン層(24)と、前記ソース電極(29)、ドレ
イン電極(30)側に位置する不純物原子を添加した5
0Å〜1000Åの厚さのマイクロクリスタルシリコン
層(25)との積層膜で形成されて成ることを特徴とす
る薄膜トランジスタ。[Claims] A gate electrode (22) is provided on one of the two opposing main surfaces of the active layer (26) via a gate insulating film (23), and a source electrode (29) and a drain electrode (30) are provided on the other side. In the thin film transistor, the active layer (26) includes an intrinsic amorphous silicon layer (24) with a thickness of 10 Å to 500 Å located on the gate insulating film (23) side, the source electrode (29), 5 doped with impurity atoms located on the drain electrode (30) side
A thin film transistor characterized in that it is formed of a laminated film including a microcrystalline silicon layer (25) with a thickness of 0 Å to 1000 Å.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180789A JPH0229633A (en) | 1988-07-19 | 1988-07-19 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180789A JPH0229633A (en) | 1988-07-19 | 1988-07-19 | Thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229633A true JPH0229633A (en) | 1990-01-31 |
Family
ID=16089354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180789A Pending JPH0229633A (en) | 1988-07-19 | 1988-07-19 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229633A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111975A (en) * | 1984-11-07 | 1986-05-30 | 日本碍子株式会社 | Manufacture of ceramic structural material |
| EP0883169A3 (en) * | 1997-06-04 | 1999-06-16 | Robert Bosch Gmbh | Method for fabricating a thin film transistor |
-
1988
- 1988-07-19 JP JP63180789A patent/JPH0229633A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111975A (en) * | 1984-11-07 | 1986-05-30 | 日本碍子株式会社 | Manufacture of ceramic structural material |
| EP0883169A3 (en) * | 1997-06-04 | 1999-06-16 | Robert Bosch Gmbh | Method for fabricating a thin film transistor |
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