JPH0229633A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0229633A JPH0229633A JP63180789A JP18078988A JPH0229633A JP H0229633 A JPH0229633 A JP H0229633A JP 63180789 A JP63180789 A JP 63180789A JP 18078988 A JP18078988 A JP 18078988A JP H0229633 A JPH0229633 A JP H0229633A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- boron
- thin film
- film transistor
- added
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
アクティブマトリクス型表示装置等に好適なアモルファ
スシリコンを用いた薄膜トランジスタに関し、 該薄膜トランジスタを駆動させるゲート電圧の制御幅が
太き（とれ、該トランジスタの動作マージンが大きく取
れるようにすることを目的とし、活性層の対向する二つ
の主面の一方にゲート絶縁膜を介してゲート電極を、他
方にソース電極およびドレイン電極を配設した薄膜トラ
ンジスタにおいて、 前記活性層が、前記ゲート絶縁膜側に位置する１０Å〜
５００人の厚さの真性のアモルファスシリコン層と、前
記ソース電極、ドレイン電極側に位置する不純物原子を
添加した５０Å〜１０００人の厚さのマイクロクリスタ
ルシリコン層との積層膜で形成したことで構成する。
スシリコンを用いた薄膜トランジスタに関し、 該薄膜トランジスタを駆動させるゲート電圧の制御幅が
太き（とれ、該トランジスタの動作マージンが大きく取
れるようにすることを目的とし、活性層の対向する二つ
の主面の一方にゲート絶縁膜を介してゲート電極を、他
方にソース電極およびドレイン電極を配設した薄膜トラ
ンジスタにおいて、 前記活性層が、前記ゲート絶縁膜側に位置する１０Å〜
５００人の厚さの真性のアモルファスシリコン層と、前
記ソース電極、ドレイン電極側に位置する不純物原子を
添加した５０Å〜１０００人の厚さのマイクロクリスタ
ルシリコン層との積層膜で形成したことで構成する。
（産業上の利用分野〕
本発明はアモルファスシリコンを用いた薄膜トランジス
タに関する。
タに関する。
ＯＡ機器の普及に伴い、コンパクトでフラットな高品質
の大型液晶表示パネルが望まれている。
の大型液晶表示パネルが望まれている。
このような液晶表示パネルとして、液晶を対向電極で挟
んだ単純マトリックス型構造や、各画素に、該画素を駆
動させる薄膜トランジスタのようなスイッチング素子を
配置したアクティブマトリックス駆動型液晶表示パネル
が有る。前者の液晶表示パネルは歩留まりが良く、工程
が簡単で安価に製造できるが、フルカラーのパネルを形
成するのは困難で、後者の液晶表示パネルはフルカラー
化は実現できるが、大面積のパネルの全面にわたって均
一な特性を有する薄膜トランジスタを形成するのは困難
で、そのため歩留まりの良い特性の均一な薄膜トランジ
スタが望まれている。
んだ単純マトリックス型構造や、各画素に、該画素を駆
動させる薄膜トランジスタのようなスイッチング素子を
配置したアクティブマトリックス駆動型液晶表示パネル
が有る。前者の液晶表示パネルは歩留まりが良く、工程
が簡単で安価に製造できるが、フルカラーのパネルを形
成するのは困難で、後者の液晶表示パネルはフルカラー
化は実現できるが、大面積のパネルの全面にわたって均
一な特性を有する薄膜トランジスタを形成するのは困難
で、そのため歩留まりの良い特性の均一な薄膜トランジ
スタが望まれている。
このような薄膜トランシタを用いたアクティブマトリク
ス型液晶パネルとして本出願人は以前に特開昭６３−６
８８１８号公報に於いて、第４図および第５図に示すよ
うな液晶表示パネルを提案している。
ス型液晶パネルとして本出願人は以前に特開昭６３−６
８８１８号公報に於いて、第４図および第５図に示すよ
うな液晶表示パネルを提案している。
第４図はこの液晶表示パネルの分解図、第５図は第４図
のパネルの等価回路図である。
のパネルの等価回路図である。
第４図および第５図に示すように、第１のガラス基板１
上に薄膜トランジスタ２と、液晶表示素子３の一方の電
極４とスキャンパスライン５とを形成し、第２のガラス
基板６上にストライプ状のデータバスライン７を表示素
子３の他方の電極として形成し、かつ薄膜トランジスタ
２のゲート電極８をスキャンパスライン５に接続し、第
１のガラス基板ｌと第２のガラス基板６の間に液晶を封
入してアクティブマトリクス構造の液晶表示パネルを形
成している。
上に薄膜トランジスタ２と、液晶表示素子３の一方の電
極４とスキャンパスライン５とを形成し、第２のガラス
基板６上にストライプ状のデータバスライン７を表示素
子３の他方の電極として形成し、かつ薄膜トランジスタ
２のゲート電極８をスキャンパスライン５に接続し、第
１のガラス基板ｌと第２のガラス基板６の間に液晶を封
入してアクティブマトリクス構造の液晶表示パネルを形
成している。
ところでこのような構造の液晶表示パネルに用いる薄膜
トランジスタの特性として、ゲート電極に電圧を印加し
た時のドレイン電流のオフ電流値が小さくなるようにし
て素子のスイッチング特性が良好に成るようにし、かつ
該薄膜トランジスタの闇値電圧の許容値を正の電圧側で
大きく保つような特性が要求されている。
トランジスタの特性として、ゲート電極に電圧を印加し
た時のドレイン電流のオフ電流値が小さくなるようにし
て素子のスイッチング特性が良好に成るようにし、かつ
該薄膜トランジスタの闇値電圧の許容値を正の電圧側で
大きく保つような特性が要求されている。
そのため上記特性を満たすような薄膜トランジスタの構
造としては、第６図に示すようにガラス基板のような透
明絶縁性基板１１上に所定のパターンのゲート電極１２
を形成し、該ゲート電極１２上に窒化シリコン（５ｉＮ
）のようなゲート絶縁膜１３を介して真性の水素添加型
のアモルファスシリコン層（以下ｉ ａ−５ｔ：Ｈ層と
称する＞ １４と、ボロン（Ｂ）を添加したａ−Ｓｔ
：Ｈ層１５の二層構造の活性層１６を形成し、その上に
燐（Ｐ）、または砒素（Ａｓ）のようなＮ型の不純物原
子を添加したＮ ” ａ−３ｉｓＨ層よりなるコンタク
ト層１７とチタン（Ｔｉ）、またはクロム（Ｃｒ）より
なるオーミック電極１８の積層構造を所定のパターンに
分割形成したソース電極１９とドレイン電極２０より成
る薄膜トランジスタを形成している。
造としては、第６図に示すようにガラス基板のような透
明絶縁性基板１１上に所定のパターンのゲート電極１２
を形成し、該ゲート電極１２上に窒化シリコン（５ｉＮ
）のようなゲート絶縁膜１３を介して真性の水素添加型
のアモルファスシリコン層（以下ｉ ａ−５ｔ：Ｈ層と
称する＞ １４と、ボロン（Ｂ）を添加したａ−Ｓｔ
：Ｈ層１５の二層構造の活性層１６を形成し、その上に
燐（Ｐ）、または砒素（Ａｓ）のようなＮ型の不純物原
子を添加したＮ ” ａ−３ｉｓＨ層よりなるコンタク
ト層１７とチタン（Ｔｉ）、またはクロム（Ｃｒ）より
なるオーミック電極１８の積層構造を所定のパターンに
分割形成したソース電極１９とドレイン電極２０より成
る薄膜トランジスタを形成している。
ところで、活性層１６の二層目のボロンを添加したａ−
３ｔｓＨ層１５におけるボロンの活性化率（添加された
ボロンが、第３図に示す活性層の空間電荷領域３１に固
定される電荷量を制御する効率）が悪く、多量のボロン
の添加が必要以上に要求される問題がある。
３ｔｓＨ層１５におけるボロンの活性化率（添加された
ボロンが、第３図に示す活性層の空間電荷領域３１に固
定される電荷量を制御する効率）が悪く、多量のボロン
の添加が必要以上に要求される問題がある。
然し、このように多量のボロンを必要以上にａ−５ｉ：
Ｈに添加すると、ａ−５ｉｓＨ層に未結合手等の欠陥を
生じ、この欠陥によって薄膜トランジスタのゲート電圧
の微小変化量に対するドレイン電流の微小変化量（ｄＩ
＊ ／ｄＶ ＊ ）の値の低下を招き、素子のスイッ
チング特性の劣下を生じることになる。
Ｈに添加すると、ａ−５ｉｓＨ層に未結合手等の欠陥を
生じ、この欠陥によって薄膜トランジスタのゲート電圧
の微小変化量に対するドレイン電流の微小変化量（ｄＩ
＊ ／ｄＶ ＊ ）の値の低下を招き、素子のスイッ
チング特性の劣下を生じることになる。
本発明は上記した問題点を解決し、素子のｄＩＤ／ｄＶ
＊の値の低下を招くことな（、即ち素子のスイッチン
グ特性の低下を招くことなく、不純物の添加によって薄
膜トランジスタの闇値を正電圧側の所望の値に制御して
、該素子の動作マージンを大きくとれるようにした薄膜
トランジスタの提供を目的とする。
＊の値の低下を招くことな（、即ち素子のスイッチン
グ特性の低下を招くことなく、不純物の添加によって薄
膜トランジスタの闇値を正電圧側の所望の値に制御して
、該素子の動作マージンを大きくとれるようにした薄膜
トランジスタの提供を目的とする。
本発明においては第１図に示す如く、薄膜トランジスタ
の活性層２６として、ゲート電極２２側に位置する厚さ
が１０〜５００人のｉ ａ−Ｓｉ：８層２４と、ソース
電極２９とドレイン電極３０側に位置する厚さが５０〜
１０００人のボロン等の不純物を添加したマイクロクリ
スタルＳｉ層２５とを積層した二層構造が採用されてい
る。
の活性層２６として、ゲート電極２２側に位置する厚さ
が１０〜５００人のｉ ａ−Ｓｉ：８層２４と、ソース
電極２９とドレイン電極３０側に位置する厚さが５０〜
１０００人のボロン等の不純物を添加したマイクロクリ
スタルＳｉ層２５とを積層した二層構造が採用されてい
る。
本発明では上記したように、薄膜トランジスタの活性層
を、不純物原子を添加しない真性の１ａ−５ｉｓＨ層と
ボロンを添加したマイクロクリスタルＳｉの二層構造で
形成する。
を、不純物原子を添加しない真性の１ａ−５ｉｓＨ層と
ボロンを添加したマイクロクリスタルＳｉの二層構造で
形成する。
このマイクロクリスタルＳｉはアモルファスシリコンと
、多結晶Ｓｉの中間体で、多結晶Ｓｉの結晶粒より小さ
いＳｉの結晶粒を有し、このマイクロクリスタルＳｉ中
に添加したボロンの活性化率は、ａ−Ｓｉ＝Ｈに添加し
たボロンの活性化率より太き（、ａ−Ｓｔ：Ｈに添加す
るボロンの添加量より少ない添加量で所望の閾値電圧の
制御が可能となる。そのため従来のように、ａ−５ｉ：
８層にボロンを多量にドープすることで、ａ−Ｓｔ ：
ｌ’１層に欠陥が発生し、それによって薄膜トランジス
タのｄｌ 、 ／ｄＶ 、の値の低下を招く不都合が無
くなり、スイッチング特性の良好な薄膜トランジスタが
得られる。
、多結晶Ｓｉの中間体で、多結晶Ｓｉの結晶粒より小さ
いＳｉの結晶粒を有し、このマイクロクリスタルＳｉ中
に添加したボロンの活性化率は、ａ−Ｓｉ＝Ｈに添加し
たボロンの活性化率より太き（、ａ−Ｓｔ：Ｈに添加す
るボロンの添加量より少ない添加量で所望の閾値電圧の
制御が可能となる。そのため従来のように、ａ−５ｉ：
８層にボロンを多量にドープすることで、ａ−Ｓｔ ：
ｌ’１層に欠陥が発生し、それによって薄膜トランジス
タのｄｌ 、 ／ｄＶ 、の値の低下を招く不都合が無
くなり、スイッチング特性の良好な薄膜トランジスタが
得られる。
活性層２６のマイクロクリスタル５ｉ２５中へのボロン
のドーピングによって闇値電圧がシフトするのは、第３
図（ａ）のエネルギーバンド図において、活性層側の空
間電荷領域３１内にあるアクセプタがイオン化し、固定
電荷となるためである。
のドーピングによって闇値電圧がシフトするのは、第３
図（ａ）のエネルギーバンド図において、活性層側の空
間電荷領域３１内にあるアクセプタがイオン化し、固定
電荷となるためである。
従って、ゲート絶縁膜２３と活性層２６との界面のうち
、少なくともチャネル形成領域を、界面特性が良好なｉ
ａ−Ｓｉ：８層２４を用いて形成し、残りの空間電荷
領域３１となる部分にボロンを添加したマイクロクリス
タルＳｔを用いれば、活性層の移動度を低下させずに闇
値電圧を制御できる。
、少なくともチャネル形成領域を、界面特性が良好なｉ
ａ−Ｓｉ：８層２４を用いて形成し、残りの空間電荷
領域３１となる部分にボロンを添加したマイクロクリス
タルＳｔを用いれば、活性層の移動度を低下させずに闇
値電圧を制御できる。
第４図（ハ）はこのようなｉ ａ−５ｔ：８層２４とボ
ロンを添加したマイクロクリスタル５ｉ２５を積層した
場合の薄膜トランジスタのエネルギーバンド図である。
ロンを添加したマイクロクリスタル５ｉ２５を積層した
場合の薄膜トランジスタのエネルギーバンド図である。
図の３１は空間電荷領域であって、ゲート絶縁膜２３と
の界面はｉ ａ−Ｓｉ：８層２４を用いて形成すること
で、移動度の低下を防止し、且つドープしたマイクロク
リスタルＳｉ層２５をｉ ａ−３ｉ：１１層上に形成す
ることによって闇値の制御を行う。
の界面はｉ ａ−Ｓｉ：８層２４を用いて形成すること
で、移動度の低下を防止し、且つドープしたマイクロク
リスタルＳｉ層２５をｉ ａ−３ｉ：１１層上に形成す
ることによって闇値の制御を行う。
図にハツチを付して示した領域がボロンをドープしたマ
イクロクリスタルＳｉ層２５であって、この図のように
ｉ ａ−５ｉ：８層２４が、マイクロクリスタルＳｉ層
２５によって曲げられ闇値制御が可能となる。
イクロクリスタルＳｉ層２５であって、この図のように
ｉ ａ−５ｉ：８層２４が、マイクロクリスタルＳｉ層
２５によって曲げられ闇値制御が可能となる。
薄膜トランジスタの空間電荷領域３１の厚さは、凡そ３
０００人であるが、光電流の発生を考慮すると１０００
Å以下が望ましく、上記ボロンを添加したマイクロクリ
スタルＳｉ層２５が閾値制御に寄与し得るためには、こ
れがゲート絶縁膜２３界面から凡そ１０００人以内に存
在することが必要である。従ってボロンを添加したマイ
クロクリスタルＳｉ層２５の厚さは、最大で１０００Å
以下であることを要する。
０００人であるが、光電流の発生を考慮すると１０００
Å以下が望ましく、上記ボロンを添加したマイクロクリ
スタルＳｉ層２５が閾値制御に寄与し得るためには、こ
れがゲート絶縁膜２３界面から凡そ１０００人以内に存
在することが必要である。従ってボロンを添加したマイ
クロクリスタルＳｉ層２５の厚さは、最大で１０００Å
以下であることを要する。
一方生成する薄膜が余り薄いと−様な膜形成が困難であ
り、凡そ５０人程度が実用上の下限となる。
り、凡そ５０人程度が実用上の下限となる。
以上述べた如く本発明の構成によれば、ゲート絶縁膜２
３と活性層２６との界面はｉ ａ−３ｉ：８層２４であ
るため移動度は低下せず、またボロンドープのマイクロ
クリスタルＳｉ層２５は、ゲート絶縁膜２３に接してい
ないため移動度に影響を与えない。従ってドープされた
マイクロクリスタルＳｉＪ！２５のドーピング濃度を任
意に選ぶことができ、闇値電圧を所望の如く選ぶことが
可能となる。
３と活性層２６との界面はｉ ａ−３ｉ：８層２４であ
るため移動度は低下せず、またボロンドープのマイクロ
クリスタルＳｉ層２５は、ゲート絶縁膜２３に接してい
ないため移動度に影響を与えない。従ってドープされた
マイクロクリスタルＳｉＪ！２５のドーピング濃度を任
意に選ぶことができ、闇値電圧を所望の如く選ぶことが
可能となる。
第１図は本発明の一実施例に係る逆スタガード型薄膜ト
ランジスタの構成を示す要部断面図である。
ランジスタの構成を示す要部断面図である。
同図において、２１は透明ガラス基板で該基板上に、例
えば厚さ約７００人のチタン（Ｔｉ）からなるゲート電
極２２が形成され、該ゲート電極２２上には例えば凡そ
３０００人の厚さの窒化シリコン（５ｉＮ）膜よりなる
ゲート絶縁膜２３が形成されている。またこのゲート酸
化膜２３上にはｉ ａ−Ｓｉ：８層２４が約１００人の
厚さでプラズマＣＶＤ法で形成され、その上にはボロン
を添加した厚さが約２００人のマイクロクリスタルＳｉ
層２５が、シラン（ＳｉＨａ）ガスを反応ガスとして用
いてプラズマＣＶＤ法で形成されている。
えば厚さ約７００人のチタン（Ｔｉ）からなるゲート電
極２２が形成され、該ゲート電極２２上には例えば凡そ
３０００人の厚さの窒化シリコン（５ｉＮ）膜よりなる
ゲート絶縁膜２３が形成されている。またこのゲート酸
化膜２３上にはｉ ａ−Ｓｉ：８層２４が約１００人の
厚さでプラズマＣＶＤ法で形成され、その上にはボロン
を添加した厚さが約２００人のマイクロクリスタルＳｉ
層２５が、シラン（ＳｉＨａ）ガスを反応ガスとして用
いてプラズマＣＶＤ法で形成されている。
このボロンを添加する方法は、例えばジボラン（ＢＪｈ
）等のドーピングガスをシラン（５ｉＨ４）ガスに所定
の濃度で添加することで容易にプラズマＣＶＤ法で形成
できる。
）等のドーピングガスをシラン（５ｉＨ４）ガスに所定
の濃度で添加することで容易にプラズマＣＶＤ法で形成
できる。
このようにｉ ａ−Ｓｔ：１層２４とボロンを添加した
マイクロクリスタルＳ１層２５の二層構造で活性層２６
が形成されている。そしてボロンを添加したマイクロク
リスタルＳ１層２５上に燐、または砒素のＮ型の不純物
を添加したＮ ” ａ−５ｉｓＨ層より成るコンタクト
層２７がプラズマＣＶＤ法で形成され、チタン、或いは
クロム膜よりなるオーミック電極２８がスパッタ、或い
は蒸着法で形成され、該コンタクト層２７とオーミック
電極２８とが所定のパターンに形成されてソース電極２
９とドレイン電極３０が形成されている。
マイクロクリスタルＳ１層２５の二層構造で活性層２６
が形成されている。そしてボロンを添加したマイクロク
リスタルＳ１層２５上に燐、または砒素のＮ型の不純物
を添加したＮ ” ａ−５ｉｓＨ層より成るコンタクト
層２７がプラズマＣＶＤ法で形成され、チタン、或いは
クロム膜よりなるオーミック電極２８がスパッタ、或い
は蒸着法で形成され、該コンタクト層２７とオーミック
電極２８とが所定のパターンに形成されてソース電極２
９とドレイン電極３０が形成されている。
このように形成した本実施例の薄膜トランジスタのゲー
ト電圧対ドレイン電流特性を、従来の薄膜トランジスタ
の特性と比較検討しながら第２図を用いて説明する。
ト電圧対ドレイン電流特性を、従来の薄膜トランジスタ
の特性と比較検討しながら第２図を用いて説明する。
図の曲線４１は活性層を厚さ３００人のｉ ａ−３ｔｓ
Ｈ層で形成した従来の薄膜トランジスタの特性曲線、曲
線４２は上記活性層を厚さ１００人のｉ ａ−３ｔ：Ｈ
層と厚さ２００人のボロンを添加したｉ ａ−３ｔｚＨ
層の二層構造で形成した従来の薄膜トランジスタの特性
曲線、曲線４３は上記活性層を厚さ１００人のａ−Ｓｔ
ｓＨ層と厚さ２００人のボロンを添加したマイクロクリ
スタルＳｉＮの二層構造で形成した本発明の薄膜トラン
ジスタの特性曲線である。
Ｈ層で形成した従来の薄膜トランジスタの特性曲線、曲
線４２は上記活性層を厚さ１００人のｉ ａ−３ｔ：Ｈ
層と厚さ２００人のボロンを添加したｉ ａ−３ｔｚＨ
層の二層構造で形成した従来の薄膜トランジスタの特性
曲線、曲線４３は上記活性層を厚さ１００人のａ−Ｓｔ
ｓＨ層と厚さ２００人のボロンを添加したマイクロクリ
スタルＳｉＮの二層構造で形成した本発明の薄膜トラン
ジスタの特性曲線である。
図の曲線４１に示すように、活性層がｉ ａ−５ｉｓＨ
層の一層構造で形成した従来の薄膜トランジスタは、閾
値電圧Ｖｔｈをｌａ ＝１０−’もへの電流値となると
ころとすると、Ｖい＝−２ｖとなる。
層の一層構造で形成した従来の薄膜トランジスタは、閾
値電圧Ｖｔｈをｌａ ＝１０−’もへの電流値となると
ころとすると、Ｖい＝−２ｖとなる。
また図の曲線４２に示すように、活性層がｉ ａ−Ｓｉ
：Ｈ層とボロンをｉ ａ−３ｉ：Ｈに対して４０ｐｐｍ
添加したｉ ａ−Ｓｉ：Ｈｌｉ（Ｄ二層構造の場合は、
ｖｔｋの値はＩＶとなり、活性層としてｉ ａ−５ｔｓ
Ｈ層とボロンを添加したｉ ａ−Ｓｉ＝Ｈ層とを二層構
造に形成することで、ゲート電圧が正側に３ｖ程度シフ
トしたことが判る。
：Ｈ層とボロンをｉ ａ−３ｉ：Ｈに対して４０ｐｐｍ
添加したｉ ａ−Ｓｉ：Ｈｌｉ（Ｄ二層構造の場合は、
ｖｔｋの値はＩＶとなり、活性層としてｉ ａ−５ｔｓ
Ｈ層とボロンを添加したｉ ａ−Ｓｉ＝Ｈ層とを二層構
造に形成することで、ゲート電圧が正側に３ｖ程度シフ
トしたことが判る。
然し、この曲線４２の特性を示す従来の薄膜トランジス
タのＶｔｈの値を更に正側にシフトさせるために、ｉ
ａ−３ｔ：Ｈに対するボロンのドーピング量を増加させ
、ｉ ａ−Ｓｉ：Ｈに対してボロンを８０ｐｐｍ添加す
るとＶい＝３Ｖとなるが、ｄＩ Ｄ／ｄＶ 、の値の低
下を招くことになり、素子のスイッチング特性が悪くな
る。
タのＶｔｈの値を更に正側にシフトさせるために、ｉ
ａ−３ｔ：Ｈに対するボロンのドーピング量を増加させ
、ｉ ａ−Ｓｉ：Ｈに対してボロンを８０ｐｐｍ添加す
るとＶい＝３Ｖとなるが、ｄＩ Ｄ／ｄＶ 、の値の低
下を招くことになり、素子のスイッチング特性が悪くな
る。
曲線４３は活性層をｉ ａ−５ｔｓＨ層とボロンを４０
ｐｐｍ添加したマイクロクリスタルＳｉ層の二層構造と
した本発明の薄膜トランジスタの特性曲線で、このマイ
クロクリスタルにボロンを添加した場合は、ｉ ａ−３
ｔ：Ｈにボロンを添加した場合に比較してボロンの活性
化率が良いので、同じドーピング比にも関わらずＶｔｈ
＝３Ｖとなっている。Ｖｔｋの値を３ｖ正側にシフトさ
せる場合でも、Ｓｉに対して２０ｐｐ請以下のボロンの
添加量で済み、従来のようにＳｉに対して４０ｐｐ−の
添加を必要としない、また従来のようにＶｔｋを３ｖ程
度にした時に、ｄｌよ／ｄＶ ＊の値の低下を招くこと
も無くなり、素子のスイッチング特性が従来の素子に比
べて向上する。
ｐｐｍ添加したマイクロクリスタルＳｉ層の二層構造と
した本発明の薄膜トランジスタの特性曲線で、このマイ
クロクリスタルにボロンを添加した場合は、ｉ ａ−３
ｔ：Ｈにボロンを添加した場合に比較してボロンの活性
化率が良いので、同じドーピング比にも関わらずＶｔｈ
＝３Ｖとなっている。Ｖｔｋの値を３ｖ正側にシフトさ
せる場合でも、Ｓｉに対して２０ｐｐ請以下のボロンの
添加量で済み、従来のようにＳｉに対して４０ｐｐ−の
添加を必要としない、また従来のようにＶｔｋを３ｖ程
度にした時に、ｄｌよ／ｄＶ ＊の値の低下を招くこと
も無くなり、素子のスイッチング特性が従来の素子に比
べて向上する。
なお、上記一実施例ではｉ ６−Ｓｔ：Ｈ層がＮ型とな
っているため、第２１目はボロン（Ｂ）をドープした薄
膜トランジスタに例を用いて説明したが、第１層目のｉ
ａ−３ｉｓＨ層をＰ型とした場合、前記マイクロクリ
スタルＳｉに砒素、或いは燐等のＮ型の不純物を添加し
、コンタクト層をボロンを添加したａ−３ｉ：Ｈ層で形
成しても良い。
っているため、第２１目はボロン（Ｂ）をドープした薄
膜トランジスタに例を用いて説明したが、第１層目のｉ
ａ−３ｉｓＨ層をＰ型とした場合、前記マイクロクリ
スタルＳｉに砒素、或いは燐等のＮ型の不純物を添加し
、コンタクト層をボロンを添加したａ−３ｉ：Ｈ層で形
成しても良い。
また本実施例ではａ−３ｉ：１層２４とボロンを添加し
たマイクロクリスタルＳｉ層２５を、ゲート絶縁膜２３
と全面に形成した例を説明したが、上記２つの層はいず
れも、ゲート電極２２の直上部のチャネルが形成される
領域に設けられていればよい。
たマイクロクリスタルＳｉ層２５を、ゲート絶縁膜２３
と全面に形成した例を説明したが、上記２つの層はいず
れも、ゲート電極２２の直上部のチャネルが形成される
領域に設けられていればよい。
また本実施例では逆スタガード型薄膜トランジスタを形
成した例を説明したが、本発明はスタガード型薄膜トラ
ンジスタにも適用できる。
成した例を説明したが、本発明はスタガード型薄膜トラ
ンジスタにも適用できる。
以上の説明から明らかな如く、本発明によれば活性層に
ｉ ａ−５ｉ：Ｈ層とボロン等の不純物を添加したマイ
クロクリスタルＳｉの二層構造を用いることにより、少
量の不純物の添加によって闇値電圧の制御が可能となり
、そのため、不純物のｔ ａ−３ｉ：Ｈに対する拡散等
によって活性層内に発生する結晶欠陥が生じなくなり、
ｄｌ 、 ／ｄＶ 、の値の低下を招くことが無（、闇
値電圧を所望の値にシフトさせることができる。
ｉ ａ−５ｉ：Ｈ層とボロン等の不純物を添加したマイ
クロクリスタルＳｉの二層構造を用いることにより、少
量の不純物の添加によって闇値電圧の制御が可能となり
、そのため、不純物のｔ ａ−３ｉ：Ｈに対する拡散等
によって活性層内に発生する結晶欠陥が生じなくなり、
ｄｌ 、 ／ｄＶ 、の値の低下を招くことが無（、闇
値電圧を所望の値にシフトさせることができる。
第１図は本発明の薄膜トランジスタの構成図、第２図は
本発明の薄膜トランジスタの特性図、第３図は薄膜トラ
ンジスタのエネルギーバンドの説明図、 第４図はアクティブマトリックス型液晶表示パネルの分
解図、 第５図はアクティブマトリックス型液晶表示パネルの等
価回路図、 第６図は従来の薄膜トランジスタの構成図である。 図において、 ２１はガラス基板、２２はゲート電極、２３はゲート絶
縁膜、２４はｉ ａ−５ｉ：Ｈ層、２５はボロンを添加
したマイクロクリスタルＳｉ、 ２６は活性層、２７は
コンタクト層、２８はオーミック電極、２９はソース電
極、３０はドレイン電極、３１は空間電荷領域、４１．
４２．４３は薄膜トランジスタの特性曲線を示す。 代理人 弁理士 井 桁 貞 − Ｎｐｌトラ〉ジスタψ工享ルギゝパンＦの割礼１昌圓第
３図 ＃舅社口目の蓑１斤受トランジスタの魅の第１図 一一一〉ＶｇＣＴＪ）ゲート電工 ント、４をθ目の蓑１唖トウシジスタｔｍ団ｌむ第２図 ７フナイブマトリックス瑠イ九１表ホノぐ庵ルの分解図
第４図 アクナイフマトリックス渥Ｃ（を轟表示）ぐキＪしの等
イめω工４５］第５図
本発明の薄膜トランジスタの特性図、第３図は薄膜トラ
ンジスタのエネルギーバンドの説明図、 第４図はアクティブマトリックス型液晶表示パネルの分
解図、 第５図はアクティブマトリックス型液晶表示パネルの等
価回路図、 第６図は従来の薄膜トランジスタの構成図である。 図において、 ２１はガラス基板、２２はゲート電極、２３はゲート絶
縁膜、２４はｉ ａ−５ｉ：Ｈ層、２５はボロンを添加
したマイクロクリスタルＳｉ、 ２６は活性層、２７は
コンタクト層、２８はオーミック電極、２９はソース電
極、３０はドレイン電極、３１は空間電荷領域、４１．
４２．４３は薄膜トランジスタの特性曲線を示す。 代理人 弁理士 井 桁 貞 − Ｎｐｌトラ〉ジスタψ工享ルギゝパンＦの割礼１昌圓第
３図 ＃舅社口目の蓑１斤受トランジスタの魅の第１図 一一一〉ＶｇＣＴＪ）ゲート電工 ント、４をθ目の蓑１唖トウシジスタｔｍ団ｌむ第２図 ７フナイブマトリックス瑠イ九１表ホノぐ庵ルの分解図
第４図 アクナイフマトリックス渥Ｃ（を轟表示）ぐキＪしの等
イめω工４５］第５図
Claims (1)
- 【特許請求の範囲】 活性層（２６）の対向する二つの主面の一方にゲート絶
縁膜（２３）を介してゲート電極（２２）を、他方にソ
ース電極（２９）およびドレイン電極（３０）を配設し
た薄膜トランジスタにおいて、 前記活性層（２６）が、前記ゲート絶縁膜（２３）側に
位置する１０Å〜５００Åの厚さの真性のアモルファス
シリコン層（２４）と、前記ソース電極（２９）、ドレ
イン電極（３０）側に位置する不純物原子を添加した５
０Å〜１０００Åの厚さのマイクロクリスタルシリコン
層（２５）との積層膜で形成されて成ることを特徴とす
る薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180789A JPH0229633A (ja) | 1988-07-19 | 1988-07-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180789A JPH0229633A (ja) | 1988-07-19 | 1988-07-19 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229633A true JPH0229633A (ja) | 1990-01-31 |
Family
ID=16089354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180789A Pending JPH0229633A (ja) | 1988-07-19 | 1988-07-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111975A (ja) * | 1984-11-07 | 1986-05-30 | 日本碍子株式会社 | セラミツクス構造材料の製法 |
| EP0883169A3 (de) * | 1997-06-04 | 1999-06-16 | Robert Bosch Gmbh | Verfahren zur Herstellung von einem Dünnschichttransistor |
-
1988
- 1988-07-19 JP JP63180789A patent/JPH0229633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111975A (ja) * | 1984-11-07 | 1986-05-30 | 日本碍子株式会社 | セラミツクス構造材料の製法 |
| EP0883169A3 (de) * | 1997-06-04 | 1999-06-16 | Robert Bosch Gmbh | Verfahren zur Herstellung von einem Dünnschichttransistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3108296B2 (ja) | 表示装置の製造方法 | |
| JPH05129608A (ja) | 半導体装置 | |
| US20190243194A1 (en) | Active matrix substrate and method for manufacturing same | |
| EP0683525A1 (en) | Thin-film transistor array for display | |
| US5953085A (en) | Liquid crystal display device having a storage capacitor | |
| JPH04360583A (ja) | 薄膜トランジスタ | |
| JPH08250742A (ja) | 半導体装置 | |
| JPH1012882A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3121005B2 (ja) | 薄膜半導体装置とその製造方法及び製造装置並びに画像処理装置 | |
| JPH0229633A (ja) | 薄膜トランジスタ | |
| JPH0570156B2 (ja) | ||
| JP2006317867A (ja) | 薄膜トランジスタ基板及び液晶表示パネル | |
| JP3989666B2 (ja) | アクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法 | |
| JP2675587B2 (ja) | マトリックス型液晶表示パネル | |
| JPH0897436A (ja) | 薄膜半導体素子とその製造方法 | |
| JP3504993B2 (ja) | アクティブマトリクス回路 | |
| JPH07263698A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6603518B1 (en) | Liquid crystal display capable of reducing amount of return light to TFT and manufacturing method therefor | |
| JP3788021B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05235398A (ja) | 薄膜光センサ | |
| JP3049022B2 (ja) | 液晶表示装置 | |
| JP2009272534A (ja) | 半導体装置、表示装置及び集積回路 | |
| JP2011014797A (ja) | 液晶表示装置 | |
| JP3788022B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3265073B2 (ja) | 表示装置及びその製造方法 |