JPH02296341A - 多セル状電界効果電力半導体装置 - Google Patents

多セル状電界効果電力半導体装置

Info

Publication number
JPH02296341A
JPH02296341A JP2099187A JP9918790A JPH02296341A JP H02296341 A JPH02296341 A JP H02296341A JP 2099187 A JP2099187 A JP 2099187A JP 9918790 A JP9918790 A JP 9918790A JP H02296341 A JPH02296341 A JP H02296341A
Authority
JP
Japan
Prior art keywords
layer
wafer
region
highly conductive
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2099187A
Other languages
English (en)
Other versions
JPH0758790B2 (ja
Inventor
Charles S Korman
チャールズ・スティーヴン・コールマン
Krishna Shenai
クリシュナ・シェナイ
Bantval J Baliga
バントバル・ジェイアント・バリガ
Patricia A Piacente
パトリシア・アン・ピアセント
Bernard Gorowitz
バーナード・ゴロヴィッツ
Tat-Sing P Chow
タト‐シン・ポール・チャウ
Manjin J Kim
マンジン・ジェローム・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JPH02296341A publication Critical patent/JPH02296341A/ja
Publication of JPH0758790B2 publication Critical patent/JPH0758790B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/60—Gate-turn-off devices 
    • H10D18/65—Gate-turn-off devices  with turn-off by field effect 
    • H10D18/655—Gate-turn-off devices  with turn-off by field effect  produced by insulated gate structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/014—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力半導体装置に関するものであり、より詳細
に述べると多セル状電界効果電力半導体装置に関するも
のである。
〔発明の背景〕
縦形電力電界効果装置の電流容量を最大にするためには
、面積当りのセル数を最大にするようセルの大きさまた
は反復間隔（ピッチ）を最小にするのが望ましいと考え
られている。同時に接触抵抗が装置のオン抵抗および同
様にそのオン電圧の一因となるのを最小限度に押さえる
ため、装置の金属化成層の接触抵抗を最小にすることが
必要であると考えられている。これら二つの要求は特に
以下の実現において互いに矛盾する。それは、つまり、
（１）電極接触抵抗、（２）セルの要求される領域への
確実な接触および、（３）オン電圧降下という観点から
どの位小さいセルを製造できるか、そしてパワー電極お
よび各セル間でどの位小さい接触領域が許容可能かの二
点を決定するに際し、装置設計規定およびマスク整列公
差が考慮されねばならないということである。
接触抵抗およびセルの大きさを小さくすることが長い間
目標とされきた。これらおのおのの進歩が成された結実
装置性能は向上、競争も激しさを増している。その結果
、セルの大きさまたは接触抵抗を小さくするための新技
術が開発され、それらは広く利用されている。
セルを小さくする手段としての縦形多セル状電力電界効
実装置において、ソースＭ域への接触領域（接触ウィン
ドー）を小さくするのを妨げるものがいくつかある。こ
のような装置に通常使用されているセル構造においては
、装置の本体領域は接触ウィンドー内の表面まで延びて
おり、ソース領域に沿って金属化成層により接触されて
いる。
この本体領域の広がりは通常ソース領域内で中央に置か
れる。従って接触ウィンドーの縮小はソース接触領域の
縮小に対して大きい影響力を持ち、この様に接触位置で
の電流密度を増す。さらに接触ウィンドーの大きさをこ
のように小さくするごとにより、基本的には接触ウィン
ドー整列の危険性が増す。というのは、良い接触を行う
ためには、金属化成層は本体のすべての側部上のソース
領域に接触しなければならす、そしてこの接触は接触領
域内の電流密度が過度にならないような方法で行わねば
ならないからである。このようにマスク製造および整列
公差がこの種のセル構造において接触ウィンドーの寸法
を小さくするのを制限する。
ゲート構造の抵抗／キャパシタンス（ＲＣ）時定数を小
さくするために横方向の電流の流れに対するゲート構造
の抵抗を少なくするよう、ゲート電極の表面を金属ケイ
化物に変えることが半導体電界効果トランジスター技術
において知られている。各部の金属化成層がその長さに
沿ったソース領域に接触しないＶＬＳＩ（超大規模集積
回路）技術においては、その長さに沿った電流の流れに
対するソース領域抵抗を最小にするためにそのソス領域
の表面をケイ化物化することも知られている。金属ケイ
化物のこれらの各々の使用の特定の目的は特殊なシリコ
ン領域それ自体がその長さに沿った電流の流れに対する
低抵抗を持つようにするよう、そのシリコン領域の導電
率を増すことである。縦形多セル状電界効果電力装置は
低接触抵抗を維持し、要求される装置領域への金属化成
層接触を確実に行う一方、セルの大きさおよび接触ウィ
ンドー領域を縮小可能な構造であることが望ましい。
〔発明の目的〕
本発明の主たる目的は装置の作動特性に悪影響を及ぼず
ことなしに、定められた一連の設計規定およびマスク整
列公差のために多セル状電界効果電力装置における最小
セルのサイズを小さくすることである。
本発明のその他の目的はソース接触領域または接触抵抗
のいずれかに悪影響を与えることなしに金属化成層をソ
ース領域の間で小さい接触ウィンドーの使用を可能にす
る多セル状電界効果電力装置構造を提供することである
。
さらに本発明の目的は、多セル状縦形電界効果電力装置
の単位面積当りの電流容量を従来技術装置に比べて増大
することである。
〔発明の概要〕
横の寸法がソース領域上に置かれた金属あるいは金属ケ
イ化物層よりも小さいソース接触領域に対して接触する
接触金属との組合せによって、ソース領域とのオー１、
接触内に配置された金属または金属ケイ化物の自己整列
高導電層を含む構造規定による本発明に基づいて上述お
よびその他の目的は達成される。金属または金属ケイ化
物層はゲ−１−電極内の孔に対して自己整列するのが好
ましい。そしてこのゲート電極の孔はゲート電極全面に
渡って配置され、本体およびソース領域に対して自己整
列するのが好ましい。この構造が多セル状装置の各セル
内に存在するのが望ましい。このような装置はゲート・
ポリシリコンの表面上に配置されている同様の金属また
は金属ケイ化物層を含むのがよい。これらの電界効果装
置は電界効果トランジスタ（ＦＥＴ、）、絶縁ゲート・
ハイポーラ１〜ランジスタ（ＩＣ；ＢＴ、）または他の
電界効果パワー装置でよい。
このような装置構造は以下の本発明の一実施例に基づい
て製造される。
（１）酸化物層を形成するために一つの導電形半導体ウ
ェーファーの表面を酸化させる。（２）酸化層の上面Ｑ
こポリシリコン・ゲート層を置く。（３）第一のウィン
ドーとなる孔をポリシリコン・ゲート層に与えるために
ポリシリコン・ゲート層を型に合わせて作る。（４）第
一のウィンドーの下にそれと自己整列するようにウェー
ファー内に反対の導電形本体領域を形成する。（５）ウ
ェーファーをホトレジストでおおい、第一のウィンドー
の中央付近にのみホトレジストを残すようそれを型に合
わせて作り、それにより半導体表面により小さな領域を
有する第二のウィンドーを形成する。（６）第一のウィ
ンドーの下に本体領域内の一つの電率形のソース領域を
形成する。（７）ホトレジストを取り去る。（８）ソー
スおよび本体領域の拡散を行う。
（９）ウェーファーの上部裏面部全体に渡って正角の誘
電体層を配置する。（１０）ポリシリコン・ゲート層が
鋭い垂直端で終わる第一のウィンドーの端に沿った部分
を除いた至る所で誘電体層を取り除くために正角誘電体
層を異方的にエツチングする（ゲート・ウィンドーの端
に隣接した取り除かれない誘電体層の部分はウェーファ
ー表面を分離した第三、第四のウィンドーに分けるスベ
ーナとしての役目を果す。第三、第四のウィンドーはそ
れぞれ、（ａ）ポリ、シリコン・ゲート電極層の上面、
および（ｂ）スペーサまたはゲート電極によりおおわれ
ていない本体およびソース領域の部分と同一の広がりを
持つ）。（１１）装置の上部表面部にチタン層をスパッ
タリングする。（１２）第三および第四のウィンドー内
のチタンをチタン・ケイ化物に変えるためにスペーサの
酸化物を有するケイ化物は形成しないが、ゲート電極の
ポリシリコンおよびソース領域と本体領域の単一結晶シ
リコンを有するケイ化物をチタンが形成するようにする
状態で装置を加熱する。（１３）被処理チタンをスペー
サ層の表面から取り除くために選択エツチング様試薬で
装置をエツチングする。（１４）チタン・ケイ化物をよ
り安定した形に変えるためにさらにそれを処理する。（
１５）半導体ウェーファー全面に渡って低温化学蒸着法
（ＣＶＤ）酸化物（ＬＴＯ）層を置き、それを含浸する
。（１６）第２の低温酸化物（ＬＴＯ）層を置き、それ
を含浸する。（１７）フォトレジストでうニーファーを
おおう。（１日）フォトレジストＱこ接触孔を作る。（
１９）酸化物の下のチタン・ケイ化物を全く取り去るこ
となしにその酸化物を取り除くために反応イオン・エツ
チングにより低温酸化物（　Ｌ　Ｔ　Ｏ　）をエツチン
グする。（２０）　Ｔ　ｉ　Ｗのようなバリヤ金属層を
接触孔の下部で金属ケイ化物上にスパッタリングする。
（２１）アルミニウムまたはアルミニウム・シリコン合
金のような適当な金属化成層をウェーファー全面に渡っ
て置く。
金属ケイ化物層の代わりに金属層が使われる場合には、
金属をシリコン酸化物上でなく単一結晶および多結晶シ
リコン上に配置する方法を使って金属層を置くことがで
きる。この結果、工程が少なくなる。
〔実施例］ 第１図にはＶＬ．ＳＩ（超大規模集積回路）において使
われる電界効果Ｉ・ランジスタ（ＦＥＴ）構造の透視断
面図が示されている。この構造においては、チャンネル
幅を望ましい値に広げるために電界効果トランジスタ７
０はＹ方向（図面左下の座標により示されている通り）
に長く延びている。
装置は量的に多くドーピングされたＰ形（Ｐ゛）材料の
基板７２およびその上にエピタキシ士ル成長により置か
れたＰ形層７４から成る。Ｎ形ソースおよびドレーン領
域７６と７８は各々半導体本体の」二部表面部からエピ
タキシャル層７４の中に拡散されている。熱酸化物層８
０が半導体本体の上部表面部に置かれ、それはウィンド
ーを形成する孔をその中に有する。このウィンドーによ
ってソースおよびドレーン領域は拡散される。ポリシリ
コン・ゲート電極８２がソースおよびトレーン領域の間
の酸化物層８０の表面上に置かれている。
ゲート・ポリシリコンの上部表面部は金属ケイ化物層８
４から成り、一方ソースおよびドレーン領域の露出面は
それぞれ金属ケイ化物層８６および８８から成る。金属
ケイ化物層８６および８日はスペーサ”９０によりゲー
ト電極８２から間隔を置いて配置されている。スペーサ
９０は酸化物層を正角堆積し、続いてウェーファー表面
の平面領域から酸化層を取り除き、一方ウェーファー表
面の階段状部分に隣接する酸化物層の一部を残すように
酸化層の異方性エツチングを行うことにより形成される
。装置７０では、ゲート電極またはそれぞれの長さだけ
延びたソース領域７６およびドレーン領域７８に対する
金属接合は行われていない。
もしあるとすれば、ソースおよびドレーンそしてゲート
電極に対する金属接合は第１図に示されている構造の部
分からはずっと離れた所でなされている。このように、
ソース、ドレーンおよびゲート領域上に置かれた金属ケ
イ化物層は装置の作動特性を向北するために、Ｙ方向に
おける電流の流れに対するこれら領域の抵抗を少なくす
る目的で置かれている。
第２図は従来技術の多セル状電界効果電力半導体装置Ｉ
Ｏの一部を示す透視断面図である。装置１０は上部およ
び下部主表面部を有し、その下部表面部に隣接したＮ゛
　ドレーン層１４、隣接したドレーン領域１４から半導
体本体の上部表面部に向かって延びたＮ−ドリフＩ・領
域１６を含む半導体材料である本体１２から成る。Ｐ゛
材料本体領域１８は半導体本体の上部表面部からドリフ
ト領域内に延びている。量的に多くドーピングされたＮ
゛ソース領域２０は半導体材料の上部表面部から本体領
域１８内に延びている。図中の切断面内のソース領域２
０は、ソース領域の２つの部分の間で半導体本体の上部
表面まで延びている本体領域１８の一部により、位置的
に離されて置かれた２つの分離した部分より成る。ソー
ス領域のこれら２つの部分は第２図には示されていない
構造部分において通常通り接続されている。絶縁ゲート
電極３１が半導体本体の上部表面部に配置されており、
これは熱酸化物層３０およびポリシリコン層３２から成
る。本体領域１８およびソース領域２０はこのゲート電
極内の孔に対して自己整列している。誘電体層６４は、
上部金属化成層３４が誘電体層６４内の孔を通って本体
領域１８およびソース領域２０とのオーム接触内に延び
ている接触開口部内を除いてウェーファーの上部表面部
−面に配置されている。ドレーン電極３６が装置の下部
表面部上のドレーン領域１４とのオーム接触内に配置さ
れている。ゲート電極３１は従来技術において一般的な
通り装置の表面付近でゲート電極上に配置された接触金
属化成層を有する。金属化成層３４が本体領域１８およ
びソース領域２０とそこを通って接触する接触ウィンド
ーは、最大マスク誤整列時でさえも、金属化成層３４と
ウィンドーが変位されたソース領域のいかなる部分との
間にも十分な接触が必ずあるようにするため比較的幅広
く作られている。ゲート電極内の孔は最大マスク誤整列
時にも接触金属化成層が絶対にゲート電極に短絡しない
か、その間に薄い低破壊電圧誘電体領域を作らないのに
十分なだけ幅広（作られねばならない。このように、接
触ウィンドーの端は第２図に示されている接触ウィンド
ー位置限界線の間に配置されねばならない。
本発明の装置１００の透視断面図が第３図に示されてい
る。装置１００は上部表面部１１１および下部表面部１
１２を有するシリコン半導体材料の本体１１０から成る
。表面部１１１と１１２はウェーファーの向かい合った
主表面部であり、通常は基本的に互いに平行である。本
体１１０は半導体本体の下部表面部１１２に隣接して配
置されたＮ゛　ドレーン領域１１４およびそれと隣接し
てその上に配置されたＮ−ドリフト領域１１６から成る
。Ｐ形材料の本体領域１１８は半導体本体の上部表面部
１１１からドック）ＩＴ域内に延びている。Ｎ゛ソース
領域１２０は半導体本体の上部表面部１１１から本体領
域１１８内に延びている。
絶縁ゲート電極１３１が半導体本体の上部表面部１１１
上に配置されている。ゲート電極は半導体本体の上部表
面部１１１上に直接配置された絶縁層１３０（熱酸化物
であるのが好ましい）およびそのゲート酸化物上に配置
された導電性多結晶シリコン層１３２から成る。多結晶
シリコン層１３２の上部表面部はゲート電極に横方向に
高い導電率を与える役目を果すチタン・ケイ化物層１５
６を含む。実際チタン・ケイ化物層の横方向の導電率は
多結晶シリコンＮ１３２自体が高導電性になる必要がな
いほど十分な位容易に高められる。このことにより酸化
物層１３０の中にまたはそこを通って拡散を行うための
ドーパント（さもなければ多結晶シリコンの導電率を高
めるために使われるであろう）の性向を最小限度に押さ
えるという利点が生じる。第二チタン・ケイ化物層１５
８はゲート電極中の孔内で表面に向かって延びているソ
ース領域１２０および本体領域１１８に接触して配置さ
れている。金属ケイ化物層１５８は酸化物のスペーサ１
４２によりゲート酸化物１３０およびゲート多結晶シリ
コン１３２から間隔を置いて配置されている。金属ケイ
化物層１５８は多結晶シリコン絶縁ゲート電極１３１内
の孔に対して自己整列している。上部に位置するソース
金属化成層１３４は金属ケイ化物層１５８のＸ方向中心
付近で金属ケイ化物層に対してオーム接触する。第３図
に示されている通り、金属化成層１３４および金属ケイ
化物層１５８間の接触はソース領域全面に渡って配置さ
れたり、ソース領域１２０中の孔内で本体領域１１８を
さえぎって全表面に渡って延びる必要はない。本体領域
１１８の表面１１１への広がりはセル内にあるソース領
域１２０の右部分から位置的に間隔を置いてソース領域
１２０の左部分を配置する。一つのセルのソース領域の
左右部分は通常図面中には見えない構造部分で接続され
ているので「位置的に間隔を置いて配置する」と述べる
。金属ケイ化物層１５８がないと、ソース領域の左ある
いは右部分どちらかからの接触ウィンドーの変位が装置
の性能に悪影響をおよぼすであろう。なぜならソース領
域の非接触部分はソース領域自体の中で比較的長い電流
路を通って金属化成層に接続されているだけだからであ
る。
この装置構造が第２図に示されている従来技術の電力電
界効果装置に重要な利点を与える。従来技術の工程およ
び装置構造に基づいて製造された本発明と同一の設計規
定を使用した装置が可能なよりも、木質的にもっと小さ
いセルを本発明の装置が使用できる方法を示すために第
２図および第３図は同一のＸ方向の縮小比で描かれてい
る。この違いにはいくつかの理由がある。第１に、金属
ケイ化物層１５８は多結晶シリコン・ゲート内の孔に対
して自己整列するので構造そのものが、金属ケイ化物層
が第３図すこ示されているソース領域１２０の両方の部
分および本体領域１１８に対して確実に幅広く接触する
ようにする。第２に、金属ケイ化物層１５８はソース領
域または本体領域のいずれかよりもかなり高い導電率を
有する。従って、従来技術構造においては、ソース領域
の両部分に対するオーム接触を確実にうまく行うために
ソース領域の両部分に接触していることが金属化成層に
とって不可欠であったのに対し、本発明の構造において
はその必要はない。
さらに、ゲート電極内の孔の中央からの金属化成層１３
４と金属ケイ化物層１５８間の接触の変位は、接触の端
が第３図に示されている接触限界線内にある限り、金属
化成層と各ソース領域部分間の接触の導電率に重要な影
ををおよぼすことはない。
さらに、本構造の利点は、大きな変位がない限りゲート
電極内の孔の中心に対するソース領域（本体領域が表面
まで広がる所）内の孔の変位に対して装置作動特性があ
まり反応を示さないようにすることである。これにより
ソース領域内に孔を配置するのに非自己整列工程を使用
するのが可能になる。もしもっと厳しい公差が望まれる
なら、１９８６年１２月５日に提出された出願番号筒９
３８　、６９３号の続きとしてピー・ヴイー・グレー他
により１９８８年７月１４日に提出された米国特許出願
番号筒２２０、３５３号「自己整列半導体装置の製造方
法ｊの中で述べられている自己整列工程を使用すること
が可能である。この特許出願は引用により本明細書に盛
り込まれている。
このように金属ケイ化物層１５８の存在による各効果の
おかげで、かなり小さいセルで優れた作動特性を有する
装置の製造が可能になる。
第３図に示されたセルの幅は従来技術工程中のそれより
も接触領域の幅が約４０％小さくなっていることがわか
る。なぜなら本発明の装置を製造する工程は、装置が全
く作動しなかったり不完全に作動する結果になるであろ
う危険なマスク整列段階を有さないからである。
図面に示されている構造は縦型電界効果トランジスタ（
ＦＥＴ）であるが、本発明は同様の構造を持ついかなる
装置、特に絶縁ゲート・バイポーラトランジスタ（ＩＧ
ＢＴＳ　）、ＭＯ３制御サイリスク（ＭＣＴｓ）他に対
しても使用可能である。
これらその他の”型の装置は従来技術で周知の方法での
追加層を含む。例えば、絶縁ゲー１−・バイポーラトラ
ンジスタは電極１３６とドリフト領域１１６の間にＰ形
材料の追加層を持つ。
装置１００のセルはＸ方向に延びた平行で細長い（まっ
すくな細片）セルとして示され、説明されている。しか
し本発明は正方形を含む長方形に限らず、六角形、丸の
または円形を含む長円形他の形あるいは形状のセルに対
しても使用できる。
多セル状装置においては、このようなセルはすべて基本
的に均一な大きさであり、配列形態においては、ウェー
ファーに沿ってぎっしり並んでいるか、または望ましい
形に同心状に配置されている。本発明は平行でまっずぐ
な細片のＸ方向に長く延びたセルによるよりも正方形、
六角形および円形のセルによる記録密度により大きい効
果を持つ。なぜなら、前者の場合はセル記録密度がＸ方
向のみにしか増加しないのに対し、後者の場合は記録密
度はＸ方向、Ｘ方向両方において増すので、効果は増大
するからである。
第３図の装置は第４図Ａ、　−Ｍにその方法が示されて
いる工程に従って製造される。
第４図Ａには、装置１００を製造するための工程の始ま
りが示されている。第４図へでは、半導体ウェーファー
１１０は上部表面部１１１と、下部表面部１１２を有す
る。表面部１１１と１１２はウェーファー１１０の互い
に向かい合った主表面部である。下部表面部１１２に隣
接するのは最終的に完成した装置のドレーン領域を形成
するＮ゛層１１４である。第４図Ａのウェーファーの残
りの部分は量的に少なくドーピングされているＮ形（Ｎ
−）層１１６であり、これは最終的に完成した装置にお
いてドリフト領域となる。
第４図Ｂでは、ウェーファーの上部表面部１１０はそれ
全体に５００−１０００オングストロームの厚さの熱酸
化物層１３０を形成するために従来技術で周知の方法で
熱酸化された。その後第４図Ｃで、多結晶シリコンの実
際に均一な層１３２が酸化物層の上面に置かれた。多結
晶シリコンの厚さは４０００〜８０００オングストロー
ムが望ましく、これはシラン（ＳｉＨ，）の熱分解によ
るような周知な方法で置かれる。
第４図りでは、ウェーファー１１０の上部表面部が露出
している底部でウィンドー１７０を形成″するために多
結晶シリコン層１３２と酸化物層１３０が型に基づいて
作られ、エツチングされた。
適切な工程作業を行うためにウィンドーの端で多結晶シ
リコンおよび酸化物の端が木質的に垂直な面であること
が重要である。このような垂直な壁を作る一つの方法は
反応イオン・エツチング（Ｒｒ・Ｅ）により、ウィンｌ
”−１７０をエツチングすることである。
第４図Ｅにはウィンドー１７０を通してのＰ゛本体領域
１１８の拡散誤の構造が示されている。
次に、第４図Ｆに示されている通り、ウィンドー１７０
内で中央に置かれたホトレジスＩ・の中央部分１７２を
残すように型に基づいて作られたボトレジスＩ・層でウ
ェーファーはおおわれる。このホトレジスＩ・・パター
ンはマスクにより市Ｉ■卸されるので、部分１７２は実
際はウィンドーの中央からやや変位してもかまわない。
ここで述べられている理由のために、ホ）・レジス１〜
部分１７２のウィンドー１７０の中央からのわずかな変
位は装置の作動のために大きな影響はおよぼさない。ホ
トレジスト１７２があるため、ウィンドー１７０はさら
に小さい、孔を有するウィンドー１７４となる。ホトレ
ジスト部分１７２は向かい合った側部上のウィンドー１
７４の部分は第４図Ｆに示されている構造２部分におい
ては接続されていないが、これらはウィンドー１７０の
端で接続されているのが好ましい。そしてそられはまた
好ましいと思われるウィンドー１．７０内の他の場所で
接続されてもかまわない。
次に、濃度の高いＮ形ドーパントがウィンドー１７４を
通って半導体本体１１０の表面および多結晶シリコン１
３２にはめ込まれる。その後、ホトレジストがウェーフ
ァーから取り去られ、そして半導体本体１１０内に本体
領域１１８およびソース領域１２０を拡散させるために
ウェーファーは加熱される。この段階の終了時点の装置
が第４図Ｇに示されている。
第４図１４では、ウェーファー上に４００（１８０００
オングストロームの厚さの高温酸化物（ＨＴ○）層が置
かれた。これはほぼ９００度の温度で亜酸化窒素による
ジクロロシランの分解によって行われるのが望ましい。
その結果、正角の酸化物層ができる。適切なものであれ
ば他の誘電体が使われてもよい。本特許において誘電体
または他の材料の「正角の層」という言葉によって意味
されるのは、半導体ウェーファーの上部表面部の水平お
よび垂直両方の部分全面に渡って均一な深さまで堆積す
る層である。このように酸化物層１４０の厚さは多結晶
シリコン１３２の上部表面部の水平部分か、ら垂直に測
られた時とウィンドー１７０の端で多結晶シリコン１３
２の表面の垂直部分から水平に測られた時と基本的には
同しである。
その後、トリフルオロメタン（ＣＨＦｉ　とアルゴン（
Ａｒ）から成る気体混合物内でウェーファーを反応イオ
ン・エツチング（ＲＩＥ）することにより高温酸化物（
ＨＴ　Ｏ）は異方的にエツチングされる。この異方性エ
ツチングは主に垂直方向で作用し、その結果、多結晶シ
リコンの上部表面部および半導体本体の上部表面部から
ちょうど高温酸化物が取り除かれる時、第４図１に示さ
れている通り、ウィンドー１７０の端で多結晶シリカ１
３２の各垂直な壁に隣接して高温酸化物部分が残される
。これらの酸化物部分はその幅が堆積し酸化物の元の厚
さとほとんど同じであり、その高さは木質的に多結晶シ
リコンの最上部と同じであり、それらは酸化物スペーサ
と呼ばれる。従って、高温酸化物の垂直エツチングは、
多結晶シリコンの表面および半導体本体の表面が露出す
るやいなや停止する。その結果、二つの離れたウィンド
ーすなわち第４図Ｉに示されている通り、多結晶シリコ
ン１３２の上部表面部から成る第三のウィンＩ”−４７
６と本体類［１１８とソース領域１２０の露出した上部
表面部から成る第四のウィンドー１７８が形成される。
次に１，０００オングストロームの厚さのチタン（Ｔｉ
）層がウェーファーの上部表面部上にスパッタリングさ
れる（第４図Ｊ）。その後注意深く制御された状態で、
チタン・ケイ化物を形成するだめの場所に従って多結晶
シリコンまたは半導体本体のシリコンに対してチタンが
反応させられトレジストがウェーファーから取り去られ
、そして半導体本体１１０内に本体領域１１８およびソ
ース領域１２０を拡散させるためにウェーファーは加熱
される。この段階の終了時点の装置が第４図Ｇに示され
ている。
Ｎ２の中に置かれる。この時間の終わりにはスベー゛す
“の酸化物に対するごくわずかな反応によりシリコン表
面上に準安定形のＴｉＳｉ、が形成される。ウェーファ
ーはそれから５０　：　５０の割合で混ぜられた濃縮硫
酸と８２０．の混合物の中で約１０分間ウェット・エン
チングされる。これにより無反応のチタンがウェーファ
ーから除去される。
この除去は主として酸化物スペーサからである。
このエツチングによりまたすでに形成されたチタン窒化
物（Ｔ　ｉ　Ｎ）も除去される。その後ウェーファーは
炉内で８００〜８５０度の温度範囲で４０分間形成ガス
中で２度目の反応を起させられる。この段階が終了した
時点で、チタン・ケイ化物は非常に安定した形にある（
ＴｉＳｉ２）。別の方法としては、半導体本体の表面を
きわめて高温に熱するのに高フランクス　ハロゲンラン
プが用いられる急速熱焼なましくＲＴＡ）を使ってケイ
化物反応を引き起すこともできる。ウェーファーは平均
温度６００度にするために循環する窒素内で約２０秒間
このランプにさらされる。その後、ウェーファーは炉で
の処理に関連して述べられた同じ方法で濃縮硫酸／Ｈｚ
Ｏｚエツチング用試薬内で工・ンチングされる。その後
、ウェーファーはそれを８００−８５０度の平均温度に
加熱するために２０秒間ハロゲンランプからの高フラツ
クスにさらされる。この工程の終了時には、安定したチ
タン・ケイ化物が完成する。この急速熱焼なまし方法で
は、ウェーファー表面の実際温度は簡単には決められな
い。なぜなら、それは瞬時の温度であり、６００度およ
び８００度の平均温度は従来技術中で現在用いられてい
る方法で測られる。
これらの温度はハロゲンランプからのフラックスが衝突
するウェーファー表面での実際温度を多分正確には示し
ていないということがわかる。
この工程の本名ねりには、２，０００オングストローム
の厚さのチタン・ケイ化物（ＴｉＳｉｚ）層１５６がゲ
ート電極の多結晶シリコン上に置かれ、２．、０００オ
ングストロームの厚さのチタン・ケイ化物（ＴｉＳｉｚ
）層１５８が第４図Ｋに示されている通り、ウィンドー
１７８内で本体およびソース領域全面に渡って置かれる
。
その後、４，０００オンゲスｉ・ロームの厚さの低温酸
化物（１−Ｔ○）層１６０が約４５０度での低温化学蒸
着法によりウェーファー全面に渡って置かれる。この層
は正角であるのが望ましいが、必ずしもそうである必要
はない。ソース・ガスは従来技術中で知られているよう
にシランと酸素であるのが好ましい。この低温酸化物層
は多数のごく小さな穴を含む。従って、それは３０〜６
０分の間窒素被膜内で８００−９００度の温度範囲で含
浸される。この含浸温度はチタン・ケイ化物からデー１
〜電極またはウェーファーのシリコンにチタンがあまり
拡散しないようにするのに十分な位低く保たれるのがよ
い。この含浸が終わった後、低温度酸化物の第２の厚さ
４，０００オングストロームの層１６２　（第４図Ｌ）
がウェーファー上に置かれ、８．０００オンゲス１〜ロ
ームの厚さで、目がつんでおり、ごく小さな穴を有さな
い酸化物層１６４（第４図Ｍ）を形成するために同様な
方法で含浸される。作業において一層の８，０００オン
グストローム厚さの低温酸化物層は二層の４．０００オ
ングストローム厚さの層はどよく含浸しないので、−層
より二層の方が好ましいということがわかった。二つの
離れた層中のごく小さな穴は互いに整列しそうもないの
で、これ１ま特に正しい。
次に、ウェーファーの上部表面部はソースおよび本体領
域上に置かれたチタン・ケイ化物層１５８全面に渡って
接触孔を与えるよう型に基づいて作られたホトレジスト
の層でおおわれる。それからＴｉＳｉ、と比較してＳｉ
ｎ、のエツチングを選択優先するためにウェーファーは
ＣＨＦ３とアルゴンの気体混合物内で反応イオン・エツ
チングされる。この工程により通常接触ウィンドー１８
０の底部で約４００オングストロームのチタン・ケイ化
物損失が出る。この結果、１．６００オングストローム
のチタン・ケイ化物層が残るが、適切な装置作動にはこ
れで十分である。このエツチング終了時の装置は第４図
Ｍに示されている。
フッ化水・素はＳｉＣ２をエツチングするのよりもなお
速くチタン・ケイ化物をエンチングしてしまうので、接
触ウィンドーを開くのに湿式フッ化水素エツチングは使
われない。そしてできるだけたくさんのチタン・ゲイ化
物をウィンドー１８０の底部に保つのが望ましい。ウェ
ーファーは反応イオン・エツチング室から取り出される
や否や、空中の酸素と反応して露出したチタン・ケイ化
物全面にわたってチタン酸化物（Ｔｉ○）層を形成する
。チタン・ケイ化物と続いて堆積された金属化成層間に
低抵抗オーＪ、接触を与えるために、ウェーファーはス
パッタリング室内に置かれ、その表面を３００ｉ００オ
ングスレコーＪ１均一に除去するために約１０分間アル
ゴン　イオン衝撃を使ってスパッタリングに基づいてエ
ツチングされる。これにより接触ウィンドー１８０内の
すべてのチタン酸化物が除去される。その後、スパッタ
リング室で真空状態を破ることなしにＴｉＷのようなバ
リア金属の１，０００オングストロームの層がウェーフ
ァー上にスパッタリングされる。この金属はいくつかの
目的を果す。まで第１にそれは、アルミニウム・スパイ
キングを防く。さもないとこのアルミニウム・スパイキ
ングはウェーファー全面に渡るアルミニウム金属化成層
の次の堆積またはシンタリングから起こってしまう。第
２に、それはアルミニウム金属化成層の接触エレクトロ
マイグレーションを最小限におさえる。アルミニウム金
属化成層がその後ウェーファー表面上にスパックリング
される。これは同じスパッタリング室内で行われるのが
望ましいが、もし望まれれば別のスパッタリング室内で
行われてもよい。
アルミニウムの・厚さは約３ミクロンが良い。アルミニ
ウムは純粋なアルミニウムまたは従来技術で周知のアル
ミニウム・シリコン合金でよい。アルミニウム・スパッ
タリング段階終了時には、ウェーファーは第３図に示さ
れているような状態となる。
第３図に示されているドレーン金属化成層１３６はソー
ス金属化成層と同じ方法で、同時にあるいは望まれる通
り別々に付けられてもよい。
ゲート電極への金属化成層の接触は装置の活性領域周辺
において通常の方法で行われるが、それは図面には示さ
れていない。もし複数の装置が製造されたのであれば、
装置製造工程終了時にウェーファーは各装置用にさいの
目に切断される。もし全ウェーファー装置が製造された
り、あるいは製造された装置がそのままの形で使われる
なら、ウェーファーは当然さいの目に切断されない。
本明細書に示された以外の誘電体およびエツチング用試
薬も、もしそれらが製造工程の各段階および装置作動の
間に望ましい効果を示すのであれば利用することができ
る。
本体領域１１８およびソース領域１２０は両方とも電極
内の孔１７０の端に対して自己整列することがわかる。
チタン　ケイ化物層１５８はウィンドー１７８の端でス
ペーサ１４２の端に対して自己整列する。スペーサは基
本的に均一な厚さなのでチタン・ケイ化物層１５８はそ
れによってゲ−　ｌ−電極内の孔１１０！こ対して自己
整列する。しかし、たとえチタン・ケイ化物層１５８が
ゲート電極内の孔に対して自己整列したとしても、それ
はスペーサ１４２の厚さによりゲート電極の端がら間隔
を置いて配置される。
装置作動特性に対して悪影響を及ぼさないなら、接触ウ
ィンドー１８０はそれがスペーサの端に食い込むほどス
ペーサに接近しない限りウィンドー１７８内で中央に配
置される必要はない。接触ウィンドー１８０の位置に対
する左右の限界線は第４図Ｍに示されている。ウィンド
ー１８０に対する限界線の位置はスペーサの厚さおよび
装置構造のその他の特性によって決まることがわかる。
本明細書中の実施例はチタン（Ｔｉ）のシリコンに対す
る選択反応によるものであるが、この工程ではこれに代
わる金属としてコバルトが使われてもよい。またさらに
、選択反応の代わりにタングステン（Ｗ）またはモリブ
デン（Ｍ　ｏ　）の選択堆積が使用されてもよい。
ケイ化物形成金属はスペーサ上に堆積されないので、ケ
イ化物形成金属の選択堆積により介入エツチングを有す
る二段階ケイ化物化工程が不要となる。さらに、ケイ化
物を形成せず、選択的に堆積可能な金属も、もしそれが
次の工程と適合するのであれば使用可能である。
本発明は特定の実施例に基づいて本明細書中で詳細に述
べられているが、当業者により多数の修正、変更を加え
られる。従って、添付の特許請求の範囲により本発明の
真実の精神および範囲内で起こるすべての修正、変更を
取り扱う意図である。
【図面の簡単な説明】
第１図は金属ケイ化物層が電流の縦方向の流れに対する
下部領域の抵抗を減らず従来技術の■ｌ２ｓｒ構造を示
す図である。 第２図は従来技術の多セル状縦型電力電界効果トランジ
スタの一部を示す透視断面図である。 第３図は本発明の多セル状装置構造の一部を示す透視断
面図である。 第４図Ａ−Ｍは第３図の装置を製造するための本発明に
基づいた方法を示す図である。 符号の説明 １０−−−−一従来技術の多セル状電界効果電力半導体
装置 １２−−−−−本体　　　　　１４−−−−−Ｎ　”　
　ドレーン領域１６−−−−−Ｎ−ドリフト領域 １８−−−−−一本体領域　　　２０−−−−−Ｎ　”
　ソース領域３０−−−一−−熱酸化物層　ゞ３１−−
−一絶縁ゲート電極３２−−−−−ポリシリコン層 ３４−−−−−一金属化成層　　３６−−−−−−ドレ
ーン電極６４−−−−一誘電体層 ７　（１−−−−−−一電界効果トランジスタフ　　２
−　＝−基」反　　　　　　　　　　　７　４　〜〜−
−−　Ｐ形層７６＝−−−−−Ｎ形ソース領域 ７８−−−−Ｎ形ドレーン領域 ８０−−−−−−熱酸化物層　　８２−−−−−−・ゲ
ート電極８４．８６．８８−・−金属ケイ化物層９０−
−−−−−−スペーサ　　　１００−−一装置１１　（
１−−−−−一ウェーファー １、　Ｉ　１−−−−−−上部表面部　　１１２−−−
−−下部表面部１１、４−−−−−−、Ｎ　”　　ドレ
ーン領域１７４゜ 　８　Ｏ Ｎ−ドリフト領域 本体領域　１２０　　　Ｎ’　ソース領域−酸化物層　
１３１−−−−−−絶縁ゲート電極多結晶シリコン層 金属化成層　　１３６−　電極 酸化物層　　　１４２−−−スペーリーチタン・ケイ化
物層 一金属ケイ化物層 １６２−−−低温酸化物層 酸化物層　　　１７０−−−−ウィンドーホ）・レジス
１〜部分 １７６．１７８−・−ウィンドー 接触ウィンドー

Claims (20)

    【特許請求の範囲】
  1. （１）互いに向い合った第一および第二の主表面部と前
    記第一の主表面部に延びた一つの導電形の第一の領域を
    有する半導体材料の本体； 前記第一の主表面部上に置かれ、複数の孔をその中に有
    する絶縁ゲート電極； 前記ゲート電極内の前記孔の一つとそれぞれが結びつき
    、それぞれが； そのセルに対するゲート電極の孔の下で前記第一の主表
    面部から前記第一の領域内に延びている反対の導電形の
    第二の領域； 前記第二の領域内に置かれ、前記第一の主表面部に延び
    ている一つの導電形の第三の領域；そのセルに対するゲ
    ート電極の孔に対して自己整列している前記第二および
    第三の領域；領域間に配置されそのセルに対するゲート
    電極の孔に対して自己整列しているみぞ部分を含む前記
    第二の領域； それとのオーム接触上のそれの上に置かれた金属および
    金属ケイ化物から成る群から選ばれた高導電層から成り
    、その高導電層が前記ゲート電極内の孔に対して自己整
    列しており、前記ゲート電極から間隔を於いて配置され
    た前記第二および第三の領域； を含む複数のセル； 半導体材料の前記本体全面にわたって置かれ、その中に
    複数の接触孔を有し、前記接触孔のおのおのが異ったセ
    ルの前記高導電層全面にわたって配置され、前記接触孔
    のおのおのがそれが全面に渡って配置されている前記高
    導電層よりも横の広がりにおいて本質的に小さい誘電体
    層； 前記誘電体層全面に渡って配置され、前記高導電層のお
    のおのとの前記接触孔およびオーム接触内に延びている
    金属化成層； から成る多セル状電界効果電力半導体装置。
  2. （２）各セルにおいて、前記第三の領域内の孔内で前記
    第二の領域が前記第一の表面まで延び、前記高導電層も
    また前記第二の領域とのオーム接触内に配置されている
    請求項第１項記載の多セル状電界効果電力半導体装置。
  3. （３）前記接触孔の横の寸法が前記高導電層を有する前
    記第二の領域の表面のさえぎりの横の寸法と同じかまた
    はそれより小さい請求項第２項記載の多セル状電界効果
    電力半導体装置。
  4. （４）前記絶縁ゲート電極がシリコン層から成り、そし
    て前記装置はさらに、前記絶縁ゲート電極の前記シリコ
    ン層上に置かれた金属および金属ケイ化物から成る群か
    ら選ばれた第二の高導電層を含む請求項第１項記載の多
    セル状電界効果電力半導体装置。
  5. （５）前記装置がさらに、前記半導体材料とのオーム接
    触内の前記第二の主表面部上に置かれた第二の金属化成
    層を含む請求項第１項記載の多セル状電界効果電力半導
    体装置。
  6. （６）前記第二の金属化成層が一つの形の導電材料との
    オーム接触内に置かれる請求項第５項記載の多セル状電
    界効果電力半導体装置。
  7. （７）前記第二の金属化成層が反対の形の導電材料との
    オーム接触内に置かれる請求項第５項記載の多セル状電
    界効果電力半導体装置。
  8. （８）各セルにおいて、前記ゲート孔の下に前記第三の
    領域の二つの部分を位置的に互いに離して配置するよう
    に、前記ゲート電極孔の下で第二の領域が第一の表面に
    延びており、そして 少なくとも前記セルの一つにおいて、前記接触孔が前記
    第三の領域の前記部分の一つから離して配置されている
    請求項第１項記載の多セル状電界効果電力半導体装置。
  9. （９）前記高導電層が金属ケイ化物から成る請求項第１
    項記載の多セル状電界効果電力半導体装置。
  10. （１０）前記金属ケイ化物がチタン・ケイ化物およびコ
    バルト・ケイ化物から成る群から選別される請求項第９
    項記載の多セル状電界効果電力半導体装置。
  11. （１１）前記金属ケイ化物がチタン・ケイ化物である請
    求項第１０項記載の多セル状電界効果電力半導体装置。
  12. （１２）列挙された第一のおよび前記第二の高導電層と
    も金属ケイ化物から成る請求項第４項記載の多セル状電
    界効果電力半導体装置。
  13. （１３）前記金属ケイ化物がチタン・ケイ化物およびコ
    バルト・ケイ化物から成る群から選別される請求項第１
    ２項記載の多セル状電界効果電力半導体装置。
  14. （１４）前記金属ケイ化物がチタン・ケイ化物である請
    求項第１２項記載の多セル状電界効果電力半導体装置。
  15. （１５）第一の主表面部を有する半導体ウェーファーを
    供給し、前記第一の主表面部に隣接した前記ウェーファ
    ーの第一の領域が一つの導電形にドーピングされ； 前記ウェーファーの第一の主表面上に酸化物層を形成す
    るためにそれを酸化し； 前記酸化物層上にポリシリコンのゲート電極層を形成し
    ； 第一のウィンドーとして前記ゲート・ポリシリコン層内
    に孔を作るために前記ゲート・ポリシリコン層を型に基
    づいて作り； 前記第一のウィンドーとの自己整列内の前記半導体の前
    記第一の領域内に反対の形のドーピングされた第二の導
    電領域を形成し； その中に孔を有する第２のウィンドーを作るために前記
    第一のウィンドーの中央部分をふさぎ；前記第二のウィ
    ンドーの下およびそれとの自己整列内の前記第二の領域
    において一つの形のドーピングされた第三の導電領域を
    形成し； 前記第一の窓から妨害物を除去し； 前記ウェーファー全面に渡って正角の誘電体を形成し； 前記正角層をウェーファー表面の平面部分から取り除く
    ために前記正角誘電体層を異方的にエッチングし、そし
    て一方スペーサとしての役目を果し、スペーサと前記ウ
    ェーファーの表面により囲まれたポリシリコンを露出す
    る第三および第四のウィンドーをそれぞれ形成するため
    に前記ウェーファー表面の平面部分間の段階部分に正角
    層を残し； 前記第三のウィンドーおよび前記第四のウィンドー内の
    前記ウェーファー表面内の前記ポリシリコンとのオーム
    接触上または内で互いに間隔を於いて配置された自己整
    列高導電層を形成し、そして前記高導電層が金属および
    金属ケイ化物から成る群から選別され； 前記ウェーファー全面にわたって誘電体層を供給し； 前記ゲート電極内の前記孔中で前記誘電体層内に接触ウ
    ィンドーを形成し、そして 前記接触孔内で前記金属化成層および前記高導電層間の
    オーム接触を形成するように、前記ウェーファー全面に
    渡っておよび前記接触ウィンドー内に金属化成層を配置
    する； 段階から成る多セル状電界効果電力半導体装置の製造方
    法。
  16. （１６）前記接触ウィンドーが前記ゲート孔内の前記高
    導電層よりも実質的に小さい請求項第１５項記載の多セ
    ル状電界効果電力半導体装置の製造方法。
  17. （１７）前記ウェーファー全面にわたって金属化成層を
    配置する段階が、 前記接触孔の底で表面を取り除くために前記ウェーファ
    ーの表面をスパッタリングに基づいてエッチングし； 前記スパッタリングに基づいたエッチング室で真空を破
    る前に前記ウェーファー全面にわたってバリア金属をス
    パッタリングし； 前記ウェーファー全面に渡って前記金属化成層を置く、 段階を含む請求項第１５項記載の多セル状電界効果電力
    半導体装置の製造方法。
  18. （１８）前記高導電層が金属ケイ化物から成り、間隔を
    置いて配置された高導電層を形成する段階が、前記ウェ
    ーファー全面に渡ってケイ化物形成金属を実質的に均一
    に置き、 前記ケイ化物形成金属が（１）ゲート電極のポリシリコ
    ンおよび金属ケイ化物層を形成するためにそれが置かれ
    ている前記ウェーファーのシリコンと反応し（２）ポリ
    シリコン・ゲートおよびウェーファーのシリコン上に互
    いに離れた金属ケイ化物層を形成するために、前記スペ
    ーサの表面とは著しく反応しない状態に前記ウェーファ
    ーをさらす；段階から成る請求項第１５項記載の多セル
    状電界効果電力半導体装置の製造方法。
  19. （１９）前記高導電層が金属ケイ化物から成り、間隔を
    置いて配置された高導電層を形成する前記段階が 前記ポリシリコンおよび前記ウェーファー表面上のみに
    ケイ化物形成金属を選択的に置き；そして 前記間隔を置いて配置された金属ケイ化物層を形成する
    ために前記ケイ化物形成金属を前記ポリシリコンおよび
    ウェーファー表面と反応させる；段階から成る請求項第
    １５項記載の多セル状電界効果電力半導体装置の製造方
    法。
  20. （２０）前記高導電層が金属から成り、間隔を置いて配
    置された高導電層を形成する段階が、 前記ポリシリコンおよび前記ウェーファー表面上のみに
    選択的に金属を置く； 段階から成る請求項第１５項記載の多セル状電界効果電
    力半導体装置の製造方法。
JP2099187A 1989-04-13 1990-04-13 多セル状電界効果電力半導体装置 Expired - Fee Related JPH0758790B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US337684 1989-04-13
US07/337,684 US4998151A (en) 1989-04-13 1989-04-13 Power field effect devices having small cell size and low contact resistance

Publications (2)

Publication Number Publication Date
JPH02296341A true JPH02296341A (ja) 1990-12-06
JPH0758790B2 JPH0758790B2 (ja) 1995-06-21

Family

ID=23321570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2099187A Expired - Fee Related JPH0758790B2 (ja) 1989-04-13 1990-04-13 多セル状電界効果電力半導体装置

Country Status (4)

Country Link
US (1) US4998151A (ja)
EP (1) EP0393949A1 (ja)
JP (1) JPH0758790B2 (ja)
KR (1) KR900017208A (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234851A (en) * 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
US5798550A (en) * 1990-10-01 1998-08-25 Nippondenso Co. Ltd. Vertical type semiconductor device and gate structure
JP2751612B2 (ja) * 1990-10-01 1998-05-18 株式会社デンソー 縦型パワートランジスタ及びその製造方法
JP3146561B2 (ja) * 1991-06-24 2001-03-19 株式会社デンソー 半導体装置の製造方法
IT1252625B (it) * 1991-12-05 1995-06-19 Cons Ric Microelettronica Processo di fabbricazione di transistors a effetto di campo con gate isolato (igfet) a bassa densita' di corto circuiti tra gate e source e dispositivi con esso ottenuti
US5227333A (en) * 1992-02-27 1993-07-13 International Business Machines Corporation Local interconnection having a germanium layer
US6081034A (en) 1992-06-12 2000-06-27 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
EP1408542A3 (en) * 1994-07-14 2009-01-21 STMicroelectronics S.r.l. High-speed MOS-technology power device integrated structure, and related manufacturing process
EP0729186B1 (en) * 1995-02-24 1999-05-06 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
EP0749158B1 (en) * 1995-06-16 2001-10-31 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method of manufacturing a semiconductor device with auto-aligned polycide gate
EP0768714B1 (en) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Construction method for power devices with deep edge ring
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
DE69533134T2 (de) * 1995-10-30 2005-07-07 Stmicroelectronics S.R.L., Agrate Brianza Leistungsbauteil hoher Dichte in MOS-Technologie
EP0772244B1 (en) * 1995-11-06 2000-03-22 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno MOS technology power device with low output resistance and low capacity and related manufacturing process
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69518653T2 (de) * 1995-12-28 2001-04-19 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Technologie-Leistungsanordnung in integrierter Struktur
SE514380C2 (sv) 1996-03-29 2001-02-19 Sture Pettersson Integrerad halvledardetektorteleskop med låg energitröskel
EP0817274B1 (en) 1996-07-05 2004-02-11 STMicroelectronics S.r.l. Asymmetric MOS technology power device
DE69839439D1 (de) 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
US6218701B1 (en) 1999-04-30 2001-04-17 Intersil Corporation Power MOS device with increased channel width and process for forming same
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
JP4468609B2 (ja) * 2001-05-21 2010-05-26 株式会社ルネサステクノロジ 半導体装置
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6897535B2 (en) * 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US20040036131A1 (en) * 2002-08-23 2004-02-26 Micron Technology, Inc. Electrostatic discharge protection devices having transistors with textured surfaces
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US20060194400A1 (en) * 2005-01-21 2006-08-31 Cooper James A Method for fabricating a semiconductor device
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US7666746B2 (en) * 2008-01-14 2010-02-23 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers, metal gate electrode regions, and low fringing capacitances
US10395988B1 (en) 2018-04-10 2019-08-27 International Business Machines Corporation Vertical FET transistor with reduced source/drain contact resistance
KR20220031837A (ko) * 2020-09-04 2022-03-14 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS603157A (ja) * 1983-06-21 1985-01-09 Matsushita Electronics Corp 半導体装置の製造方法
JPS61281556A (ja) * 1985-04-24 1986-12-11 ゼネラル・エレクトリツク・カンパニイ 電気短絡部を形成する方法
JPS62104174A (ja) * 1985-10-31 1987-05-14 Nippon Texas Instr Kk 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
JPS60115245A (ja) * 1983-11-28 1985-06-21 Toshiba Corp 半導体装置の製造方法
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
IT1204243B (it) * 1986-03-06 1989-03-01 Sgs Microelettronica Spa Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
JPH0777262B2 (ja) * 1988-04-19 1995-08-16 日本電気株式会社 縦型電界効果トランジスタ
US4903189A (en) * 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS603157A (ja) * 1983-06-21 1985-01-09 Matsushita Electronics Corp 半導体装置の製造方法
JPS61281556A (ja) * 1985-04-24 1986-12-11 ゼネラル・エレクトリツク・カンパニイ 電気短絡部を形成する方法
JPS62104174A (ja) * 1985-10-31 1987-05-14 Nippon Texas Instr Kk 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP0393949A1 (en) 1990-10-24
KR900017208A (ko) 1990-11-15
US4998151A (en) 1991-03-05
JPH0758790B2 (ja) 1995-06-21

Similar Documents

Publication Publication Date Title
JPH02296341A (ja) 多セル状電界効果電力半導体装置
US5119153A (en) Small cell low contact resistance rugged power field effect devices and method of fabrication
US5231038A (en) Method of producing field effect transistor
KR930001559B1 (ko) 전계효과 트랜지스터 제조방법
US5254490A (en) Self-aligned method of fabricating an LDD MOSFET device
KR20040029119A (ko) 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체
US6165857A (en) Method for forming a transistor with selective epitaxial growth film
JPH0382043A (ja) ゲート面積抵抗およオーム接触抵抗の低い電力用電界効果デバイスとその製造方法
JPH0697192A (ja) 半導体装置及びその製造方法
US6255181B1 (en) Method for fabricating MOS semiconductor device having salicide region and LDD structure
JPH04223341A (ja) 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法
US6291890B1 (en) Semiconductor device having a silicide structure
JP3486118B2 (ja) 半導体装置の製造方法
US6841449B1 (en) Two-step process for nickel deposition
JP3011941B2 (ja) 半導体装置の製造方法
KR100313089B1 (ko) 반도체소자의제조방법
US7459734B2 (en) Method for manufacturing and structure for transistors with reduced gate to contact spacing
KR100480592B1 (ko) T자형 게이트를 갖는 모스 트랜지스터 및 그 제조방법
KR19980060621A (ko) 반도체소자의 제조방법
US20020068446A1 (en) Method of forming self-aligned silicide layer
JPS6246570A (ja) 縦形半導体装置及びその製造方法
JPS63275181A (ja) 半導体装置の製造方法
KR100297325B1 (ko) 반도체장치의 실리사이드 형성방법
JPH02288341A (ja) Ｍｉｓ型半導体装置
KR19980058438A (ko) 반도체 소자의 실리사이드 형성 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080621

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090621

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees