JPH0777262B2 - 縦型電界効果トランジスタ - Google Patents

縦型電界効果トランジスタ

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JPH0777262B2
JPH0777262B2 JP63097202A JP9720288A JPH0777262B2 JP H0777262 B2 JPH0777262 B2 JP H0777262B2 JP 63097202 A JP63097202 A JP 63097202A JP 9720288 A JP9720288 A JP 9720288A JP H0777262 B2 JPH0777262 B2 JP H0777262B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流検出用機能を備えた縦型電界効果トランジ
スタの特性改善に関し、特に電流検出の精度向上と電流
検出機能を備えた事による耐圧の低下の防止に関するも
のである。
〔従来の技術〕
従来電流検出機能を備えた縦型電界効果トランジスタで
は能動セルの一部（能動セルの1/1000程度）を利用し、
能動セルと電流検出セルのソース電極を分離して電流検
出を行なっていた。
〔発明が解決しようとする課題〕
上述した従来技術の縦型電界効果トランジスタは第２図
に示すように同一N-ドレイン２内に、ベース３内に形成
された能動セル20とベース３′内に形成された電流検出
セル30とを有しており、電流検出セル30のソース電極
（電流検出取り出し電極）８の電位が能動セル20のソー
ス電極７の電位と異なる場合には電流検出セル30のチャ
ネルを形成するベース領域３は電流検出セル30のソース
電極８と接続されているため能動セル20のゲート・ベー
ス間バイアスと電流検出セル30のゲート・ベース間バイ
アスとでは異なるため検出電流が電流検出セル30のソー
ス電極の電位の影響を受け、このため検出電流の精度が
悪くなり、特にゲート電圧が低い場合には著しいという
欠点がある。
また電流検出セル30は電流検出電極８の電位が固定され
ない場合（例えば電流検出端子を使わない様な場合）、
電流検出セル30のベース領域３′は浮遊電位となるため
空乏層の延びが能動セル部20に比べ抑えられ耐圧の低下
を起こすという欠点がある。
〔課題を解決するための手段〕
本発明の縦型電界効果トランジスタは、表面にソース及
びゲートを有し、裏面にドレインを有し、さらに電流検
出用MOS FET素子を備え、電流検出用MOS FET素子のチャ
ネルを形成するベース領域が、縦型電界効果トランジス
タ本体のチャネルを形成するベース領域と電気的に接続
され、電流検出用MOS FET素子のソース領域が電流検出
用MOS FET素子の電流取り出し電極とのみ接続されてい
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、ここではｎ
チャネルを例にしている。図中１はN+ドレイン、２はN-
ドレイン、３はベース、４はソース、５はゲート電極、
６は絶縁膜、７はソース電極、８は電流検出電極、９は
ベース電極、10はドレイン電極である。電流検出セル30
のベース領域３′はベース電極９を通して能動セル20の
ソース電極７に電気的に接続されている。また電流検出
電極８は電流検出セル30のソース４′とのみ接続されて
いる。
以上にｎチャンネル型の例を示したが、本発明はｐチャ
ンネル型にも適用可能なことは明らかである。
〔発明の効果〕
以上説明したように、本発明は電流検出セルのチャネル
を形成するベース領域と能動セルのチャネルを形成する
ベース領域とを電気的に接続し、さらに電流検出電極を
電流検出セルのソース領域とのみ接続させることによ
り、電流検出セルのゲート・ベース領域間電圧と能動セ
ルのゲート・ベース領域間電圧を等しくできるため電流
検出電極から取り出される電流は電流検出電極の電位の
影響を受けにくく電流検出の精度を向上させることがで
きる。
また電流検出セルのベース領域が能動セルのベース領域
と電気的に接続されているため電流検出電極が使われな
い場合に於てもベース領域の電位が固定されるため耐圧
低下は起きない。
【図面の簡単な説明】
第１図は本発明をＮチャネル縦型電界効果トランジスタ
に応用した実施例の断面図、第２図は従来の縦型電界効
果トランジスタの断面図である。 １……N+ドレイン、２……N-ドレイン、３……ベース、
４……ソース、５……ゲート電極、６……絶縁膜、７…
…ソース電極、８……電流検出電極、９……ベース電
極、10……ドレイン電極、20……能動セル、30……電流
検出セル。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】表面にソース及びゲートを有し、裏面にド
    レインを有し、さらに電流検出用MOS FET素子を備えた
    縦型電界効果トランジスタに於いて、前記電流検出用MO
    S FET素子のチャネルを形成するベース領域が、縦型電
    界効果トランジスタ本体のチャネルを形成するベース領
    域と電気的に接続され、前記電流検出用MOS FET素子の
    ソース領域が前記電流検出用MOS FET素子の電流取り出
    し電極とのみ接続されていることを特徴とする縦型電界
    効果トランジスタ。
JP63097202A 1988-04-19 1988-04-19 縦型電界効果トランジスタ Expired - Lifetime JPH0777262B2 (ja)

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