JPH02296409A - 自動等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は自動等化器、特に直列接続された複数の遅延素
子と、この各遅延素子の各夕・ノブ出力に接続され２タ
ツプゲインを乗算する複数の乗算器とこの各乗算器の出
力を加算する加算器から成る複数のタップ処理回路を有
する自動等化器に関するものである。

［従来の技術］ Ｇ３ファクシミリやコンピュータ通信などのようにアナ
ログ通信回線（電話網など）を介して高速なデータ伝送
を行なう場合、受信データは回線の種々の劣化要因５例
えば減衰歪み、遅延歪みなどの影響を受ける。このため
、受信部で送信された信号を忠実に再現するためには、
上述の歪みを補正することが必要となる。この歪みを補
正するため、従来より等化器が用いられている。

また、回線歪みはいつも一定であるとは限らず１時間的
に変動するため、等化器もこれに追従する必要がある。

このように、回線特性の変動に応じて等化特性忰呑を自
動的に調節する等化器を一般に自動等化器と呼び１通常
、アダプティブフィルタが用いらていれる。

第３図に従来から用いられているトランスバーサルフィ
ルタによる等化・判定部の構成を示す。

図中符号１００がトランスバーサルフィルタ等止器で、
直列接続された８タツプの遅延素子１００ａ（遅延時間
はデータのボー周期に相当する１゛とする）、この遅延
素子のタップ出力にタップゲインを乗算する乗算器１０
０ｂ、各乗算器ｔｏｏｂのタップゲインＣ−ｎ−ＣＯ〜
Ｃｎ　（この場合Ｃ−４〜ＣＤ　−Ｃ４）　を記憶する
レジスタ１００ｃ、各乗算器の出力を加算する加算器２
０１を有する。

方、符号１０１は等化出力Ｚｋからデータ伝送点を判定
する判定器である０判定器１０１の出力ａｋと等化出力
Ｚｋは減算’ｌ＠　ｌ　０１　ａに入力され、誤差信号
Ｅｋ（等仕出力と判定データ点との差）が形成され、こ
の誤差信号Ｔｈｋに基づきレジスタ１００ｃのタップゲ
インが決定される。

なお、第３図において、符号２００．２０２゜２０３で
示される部材が設けられているが、これについては後述
する。

誤差信号Ｅｋを用いたタップゲイン修正は、般にＭＳＥ
（ミーン・スクエア・エラー）法と呼ばれ、以下の式が
用いられる。

α（Ｙう−Ａ１）２ Ｃ（ｊ”＝Ｃ１ａ 。弓 ・・・　＋１３ 関与し、一般にαが大きいほど等化スピードは速いが１
等化精度は低下する。

上記（１）式を展開すると、次式になり、第３図はこの
（２）式を用いた処理系を示している。

なお、このような信号は複素数として扱うことが多く、
第３図の信号も全て複素数データとして扱われる。

すなわち、第３図において符号２００は各タップの受信
データの複素数化を行なう共役器であり、共役化された
データは乗算器２０２で収束計数ａと乗算されさらに乗
算器２０３でそれ以前に判定値Ａｋに基づいて計算され
た誤差信号Ｅｋ（Ｅｋ＝ｙｋ−久ｋ＞　と乗算され、こ
れにより（２）式における一ａ−Ｒ′″□（・Ｅ、が計
算される。

さらに、詳細な図示を省略しているが、乗算器２０３の
出力により各レジスタｌ　ＯＯｃのタップ係数Ｃ−４〜
Ｃ４を制御する場合、それ以前のタップ係数Ｃ−４〜Ｃ
４から乗算器２０３の出力を減算し、その結果が各レジ
スタｌ　００ｃに格納される。これにより、上記（２）
式の演算に基づき次回のタップ係数が求められる。

このような処理により、等止器１００は大カイ８号の歪
みを除去すべ（自動等化を行なう。

このような自動等止器を用いてデータ伝送を行なう場合
、データ伝送に先立って等化特性を決定するため、送受
信側とも既知の信号を一定時間伝送する、いわゆるトレ
ーニングが行なわれる。このトレーニング期間において
等止器は初期化される。ただし１回線状態が悪くて初期
化に失敗した時は、フォールバックと呼ばれるデータ伝
送速度を落して（例えば９６００ｂｐｓ→７２００ｂｐ
Ｓ）再試行を行なう。

第４図（Ａ）、（Ｂ）に各々トレーニング終了時のタッ
プゲイン値を示す、第５図（Ａ）は、伝送路が歪みなど
の変動のない理想的な回線であった場合であり、ピーク
値を１つだけ持ち、他はδ関数になる（図中実線は信号
の実部、ＦＭ線は虚部を示す）。

第５図（Ｂ）は回線の伝送特性に歪みがある場合のもの
で、あるピーク値を持ち、左右に回線の逆特性である値
が広がっている。

［発明が解決しようとする課題］ 以上のような自動等化器の性能は完全に等化したときの
残留誤差の大小に左右される。これには、上記の収束係
数αも関与するが、それと同等に等止器のタップ数が関
与する。これはタップ数が多ければそれだけ厳密に伝送
路の歪みの逆特性を再現できるためで、逆にタップ数が
少なければ逆特性の再現が困難で、最悪の場合等化不能
といった事態も生じる。そこで通常は、等止器のタップ
数は最低３０〜４０タップ程度は必要とされる。

前述のように等止器の演算は非常に複雑であり、モデム
の処理の大４１Ａは上記のタップゲイン決定処理といっ
てよい。

最近では、ＬＳＩ技術の発展にともない、モデムもＤＳ
Ｐ　（デジタル信号プロセッサ）を用いソフトウェア処
理により上記処理を実行するものが多い。

ところが、ＤＳＰの１命令サイクル時間は１００ｎｓ程
度であり、当然スルーブツトには限界がある。したがっ
て、等化精度を向上させるため等止器のタップ数を増大
させると、等化演算量が膨大になる。これにより、たと
えばマルチプロセッサ化などが必要となり、装置の複雑
、大型化５コストアツプが生じるという問題があった。

本発明の課題は、以上の問題を解決し、等化性能１等化
速度などを低下させることなく、簡単安価に構成できる
自動等止器を提供することにある。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、直列
接続された複数の遅延素子と、この各遅延素子の各タッ
プ出力に接続され、タップゲインを乗算する複数の乗算
器とこの各乗算器の出力を加算する加算器から成る複数
のタップ処理回路を有する自動等化器において、前記複
数のタップ処理回路を複数グループに分割するとともに
、ブタ受信周期に同期して前記いずれかのグループのタ
ップ処理回路を順次選択して前記乗算器Φタップゲイン
を調節する制御手段を設けた構成を採用した。

［作　用１ 以上の構成によれば、等止器のタップ処理回路を複数の
グループに分割し、これらをデータ受信に同期して順次
選択して使用しているので、タップゲイン演算のための
処理量を大きく低減できる。

［実施例］ 以下、図面に示す実施例に基づき、本発明の詳細な説明
する。

第１図に本発明を採用した自動等化システムの構造を示
す。図示した構成は、たとえばＧ３ファクシミリなどの
データ通信装置のモデム内部に設けられる。なお、第１
図において従来例と同一または相当する部材については
同一符号を付し、その詳細な説明は省略する。

第１図において符号ｔｏ０．１０１は、第４図の従来例
と同じ構成を右する等止器および判定器である。ただし
、本実施例では、偶数タップおよび奇数タップの処理系
の出力を図示のように加算器３０１，３０２で別々に加
算できるようにし。

また、偶数タップあるいは奇数タップのいずれの処理系
を使用するかはスイッチ３０３ａ。

３０３ｂにより選択できるようにしである。加算器３０
１，３０２の出力は加算器３１１で加算したのち判定器
１０１に人力される。

スイッチ３０３ａ、３０３ｂの切換はセレクタ３１２に
より制御される。セレクタ３１２はカウンタ３１０の計
数結果により制御される。詳細には、セレクタ３１２は
、カウンタ３１０のカウント値の２のモジュロがＯか１
かによりスイッチ３０３ａ、３０３ｂを介して偶数ない
し群数タップの回路のいずれかを選択する。

カウンタ３１０にはボー周期周波散発：ｔＥ　”Ｉ’１
３０９の出力が人力される。ボー周期周波数発生器３０
９は、受信データのボーに同期してパルス信号を発生す
る。

以上のような構成は、一般にＤＳＰ　（デジタル信号プ
ロセッサ）のハードウェアおよびソフトウェアを用いて
構成することができる。以下に示す制御、処理は特に断
らない限りＤＳＰのソフトウェアで構成するものとする
。

次に以上の構成における動作につき第２図のフローチャ
ート図を参照して説明する。

第２図のステップ５１において受信信号Ｒｋが到来する
と、ステップＳ２で等佳品１００に受信データが人力さ
れる。

このとき、スイッチ３０３ａ、３０３ｂの両方が能動化
されており、ステップＳ３で従来同様のコンボリューシ
ョン処理により等化出力Ｙｋを得る。この場合、偶数タ
ップ、奇数タップの出力は加算器３０１，３０２，３１
１により加算され判定器１０１に人力される。

ステップ８４では判定器ｌｏｔによる等化結果の判定が
行なわれ、さらにステップＳ５では等化出力Ｙｋが判定
器ｌｏｔに入力され１判定値Ａｋから誤差信号Ｅｋが出
力される。

次に、ステップＳ・６において、受信データのボーに相
当する周期を発生するボー周期周波数発生器３０９の出
力信号なカウンタ３１０により計数し、カウンタ３１０
のカラントイ直の２のモジュロが０どうかを判定する。

このステップが肯定された場合にはステップＳ７に進み
、否定された場合にはステップＳ８に進む。

ステップＳ７ではセレクタ３１２により偶数タップの処
理回路を選択し、ステップＳ８では奇数タップの処理回
路を選択する。

ステップＳ７ないしＳ８の後、ステップＳ９でレジスタ
１００ｃのタップデータをステップ８３〜Ｓ４の演算に
基づいて更新した後ステップＳＩＯに移行する。

ステップＳｌＯでは受信データが終了したかどうかを判
定し、受信終了でなければステップＳｔからの処理を繰
り返す。

以上のように、トレーニング終了後のデータ受信中では
、ｌタップ更新時には偶数、ないし奇数のいずれか一方
のみタップゲインの更新を行ない、この偶、奇の切換を
データ受信に同期して交互に行なう。

このような制御によれば、等佳品のタップを偶数、奇数
の２つのグループに分割し、データ受信中これらを交互
に使用しているので、データ受信中のタップゲイン更新
のための演算量が従来の１／２になり、ＤＳＰの負担を
低減できる。

したがって、自動等佳品が採用されるモデムの構成を複
雑化することなく、また、それほど高速なハードウェア
を要求することもないため、装置の構成を簡単安価にで
きる。また、ＤＳＰの負担軽減分を他の復号、誤り訂正
などの処理に振りわけることもでき、必要な付加機能を
設けることが可能となる。

たとえば、伝送路が電話回線などの場合にはそれほど大
きな歪みの変動が生じるわけではな（、また通常このよ
うな伝送路で使用される収束係数ａは非常に小さい（０
，０００５程度）ので、タップ係数も太き（変動しない
場合が多い。このため、上記のように以上のように偶数
、奇数タップを交互に更新するのみでも充分な等化が可
能である。

以上では、等佳品のタップを偶数、奇数の２つのグルー
プに分割し、データ受信中これらを交互に使用している
が、タップを２つおき、３つおきに区切って３．４ある
いはそれ以上の数のグループに分割し、３ないし４ある
いはそれ以上のボー周期で使用するグループを切換えて
もよい。

また、上記実施例では単位遅延器の遅延時間Ｔはボー周
期に相当するものとしたが、異なる遅延周期を用いるダ
ブルサンプリング等佳品（通信学会通信方式研究資料Ｃ
３１４−２３，１９７４−０５などに記りなどにおいて
も同様のタップのグループ制御が可能である。

もちろん、本発明は等化アルゴリズムそのものを制約す
るものではないから、ＭＳＥ法以外の等化アルゴリズム
（ＺＦ法など）を用いる場合でも同様に実施できる。ま
た、タップ数は図示の９タウブに限定されないのはもち
ろんである。

［発明の効果１ 以上から明らかなように、本発明によれば、直列接続さ
れた複数の遅延素子と、この各遅延素子の各タップ出力
に接続され、タップゲインを乗算する複数の乗算器とこ
の各乗算器の出力を加算する加算器から成る複数のタッ
プ処理回路を有する自動等化器において、前記複数のタ
ップ処理回路を複数グループに分割するとともに、デー
タ受信周期に同期して前記いずれかのグループのタップ
処理回路を順次選択して前記乗算器のタップゲインを調
節する制御手段を設けた構成を採用しているので、等止
器のタップ処理回路の複数のグループをデータ受信に同
期して順次選択して使用することにより、タップゲイン
演算のための処理量を大きく低減でき、等化性能、等化
速度などを低下させることなく、部用安価に装置を構成
できるという優れた利点がある。

【図面の簡単な説明】 第１図は本発明による等止器のブロック図、第２図は第
１図の構成における等化制御手順を示したフローチャー
ト図、第３図は従来の自動等止器のブロック図、第４図
（Ａ）、（Ｂ）は等止器の等死後のタップ係数を示した
線図である。 １００・・−等止器　　　Ｉｏｔａ・・−遅延素子１０
０ｂ−−・乗算器　　１００ｃ・・・レジスタ３０１．
３０２．３１１・・・加算器 ｌｏｔ・−・判定器 ３０３ａ、３０３　ｂ−・・スイッチ ３０９・・・ボー周期周波数発生器 ３１０・・−カウンタ １２・−・セレクタ 〉７←′ｒ−大・入 〉ントし文７＼

Claims (1)

1. 【特許請求の範囲】 １）直列接続された複数の遅延素子と、この各遅延素子
   の各タップ出力に接続され、タップゲインを乗算する複
   数の乗算器とこの各乗算器の出力を加算する加算器から
   成る複数のタップ処理回路を有する自動等化器において
   、 前記複数のタップ処理回路を複数グループに分割すると
   ともに、 データ受信周期に同期して前記いずれかのグループのタ
   ップ処理回路を順次選択して前記乗算器のタップゲイン
   を調節する制御手段を設けたことを特徴とする自動等化
   器。