JPH02297656A

JPH02297656A - データ制御方式

Info

Publication number: JPH02297656A
Application number: JP1118335A
Authority: JP
Inventors: Katsumi Nakamura; 克巳中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-11
Filing date: 1989-05-11
Publication date: 1990-12-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、主記憶装置を共有するマルチプロセッサシ
ステムにおいて、特に並列処理を行う場合、各中央処理
装置内のキャッシュメモリ、あるいは命令実行ユニット
に対するデータを制御するデータ制御方式に関するもの
である。

〔従来の技術〕

従来、主記憶装置を共有するマルチプロセッサシステム
では、複数の中央処理装置が一つの主記憶装置のデータ
を共有するために、その間でのデータの有効性を保つこ
とが重要な問題とされてきた。すなわち、ある中央処理
装置が、キャッシュメモリ、あるいはローカルメモリ内
のある主記憶装置のデータのコピーを変更した時には、
その変更された主記憶装置のデータと同じアドレスのデ
ータのコピーをキャッシュメモリ、あるいはローカルメ
モリに保持している他の中央処理装置に対して、そのコ
ピーはもはや使用できないので無効化するようにとの指
示を行うということが行われていた。この方式では、こ
の無効化されたデータを再度使用するためには、再度主
記憶装置から、あるいは中央処理装置がデータを持って
いる時には、最後に変更した中央処理装置からこのデー
タをとってくる必要がある。このため、同じデータを複
数の中央処理装置で共有する場合には、このためにデー
タ転送が頻発することが考えられ、非常に多くの中央処
理装置と主記憶装置間の、あるいは中央処理装置間の通
信が行われる結果となっている。

これを改良し、中央処理装置と主記憶装置間の、あるい
は中央処理装置間の通信を低減させた従来例として、特
公昭６２−５５１８７に示される多重プロセッサシステ
ムがある。

第７図と第８図は、特公昭６２−５５１８７に示された
多重プロセッサシステムのキャッシュメモリの制御部を
示すブロック図とキャッシュディレクトリの内容を示す
図である。

なお、第７図及び第８図の説明については、公報に示さ
れているので、ここでは説明を省略する。

特公昭６２−５５１８７に示される多重プロセッサシス
テムのような従来例では、キャッシュメモリ内のデータ
の一つ一つに対応するように、そのキャッシュディレク
トリに、排他制御（ＥＸ）フラグと呼ばれるフラグを設
け、このフラグのオン／オフによって、複数の中央処理
装置の共有して保持され、読み出しだけが許可される（
Ｒｂ）データと一つの中央処理装置にだけ排他的に保持
され、書き込みが許される（ＥＸ）データとの区別を行
えるようにして、そのデータが排他的にその中央処理装
置だけがプライベートに使用するデータであるか、シス
テム全体において他の中央処理装置と共有されるデータ
であるかを区別する。

これによって、任意の中央処理装置のプライベートなデ
ータへのアクセスに関しては他の中央処理装置に対して
は何等影響を与えず、無効化を行う必要がなくなり、そ
れに伴って、無効化の必要のある同じデータのコピーを
保持しているか否かを調べるための相互照会リクエスト
と呼ばれる処理も不要になるためオーバヘッドを軽減さ
せることができる。

また、リクエストを出す中央処理装置の側においても、
自分の発行するリクエストに排他制御フラグと同様にプ
ライベートデータに対するアクセス（ＥＸリクエスト）
であるか、あるいは共有データに対する読み出しのみの
アクセス（ＲＯリクエスト）であるかという属性を持た
せる。読み出ししか行われないようなアクセスには、Ｒ
Ｏアクセスとし、近い将来書き込みが行われるようなデ
ータをフェッチする時には、読み出し時にＥＸ読み出し
としておき、すぐに書き込みが可能なようにしておく。

ＥＸリクエストには、読み出しの場合と書き込みの両方
があるが、ＲＯリクエストには、書き込みだけしかなく
、書き込みは、ＥＸリクエストでしか行えない。

従って、ＥＸリクエストでプライベートデータへのアク
セスと指定された時には、それ以外の中央処理装置に関
しては、そのアクセス発生時に何等影響を受けないので
、無効化も発生しないし、無効化の必要のあるデータを
保持しているか否かを調べる相互照会の必要もなくなる
。

以上のように構成することによってマルチプロセッサシ
ステム内におけるデータの有効性を維持するためのプロ
セッサ間の通信に伴うオーバーヘッドを軽減できるとい
うことを開示している。

〔発明が解決しようとする課題〕

ところが、特公昭６２−５５１８７に示されるような従
来の多重プロセッサシステムにおいては、各中央処理装
置のキャッシュメモリ内のデータに対して、全ての中央
処理装置に共有され、読み出しだけが許されるデータと
ある一つの中央処理装置にだけ保持され、他の中央処理
装置に何の影響を与えることなく、書き込みが許される
プライベートなデータとの２種類の識別を行うのみであ
り、複数の並列処理中のタスク毎に対応して、キャッシ
ュメモリの制御を区別することはできなかった。

また、キャッシュディレクトリに対して、共有データと
プライベートデータとの区別を示すフラグビットを付け
るので、キャッシュメモリに保持されるデータの数と同
数のキャッシュディレクトリの全てのエントリに対応し
て、フラグを保持する必要があるため、キャッシュディ
レクトリの容量を増大させ、並びにその付加されたキャ
ッシュディレクトリのエントリに対応するように、フラ
グビットの比較のための比較器が必要となり、より多く
のハードウェアを必要とするという問題点があった。

このように、従来システムでは複数の並列処理中のタス
ク毎に対応しキャッシュメモリの制御を区別することが
できず、このため複数の並列処理タスクの実行効率を高
めることができず、また、ハードウェアが多くなり、小
規模化を実現することが難しいという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ハードウェアの小規模化を実現すると共に、
複数の並列処理タスクの実行効率を高めることができる
データ制御方式を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ制御方式は、あるプログラムの並
列実行が開始された時点から、該プログラムの実行が終
了する時点までの間、該並列実行されるタスク毎に対応
して排他的に付加された並列処理タスク識別子を、全中
央処理装置１の内の並列実行に使用される中央処理装置
の並列処理タスク識別子記憶手段（ＰＩＤＲ７）に格納
し、ある中央処理装置でプログラムの実行に際して書き
込み動作が発生し、その書き込みデータをキャッシュメ
モリ６に書き込んだ時には他のすべての中央処理装置に
対して書き込みデータと書き込みアドレスと共に該並列
処理タスク識別子を放送し、並列処理状態認識手段１０
０によって並列処理中であると認識された中央処理装置
だけが該書き込みデータと書き込みアドレスと並列処理
タスク識別子を受け取り、更に、受け取った側の中央処
理装置が並列処理タスク識別子記憶手段（ＰＩＤＲ７）
に格納された並列処理タスク識別子と一致した場合にお
いてのみ、その書き込みデータを自体のキャッシュメモ
リに書き込むように制御することを特徴とするものであ
る。

〔作用〕

あるプログラムの並列実行が開始された時点から、該プ
ログラムの実行が終了する時点までの間、並列処理タス
ク識別子は並列実行に使用される中央処理装置の並列処
理タスク識別子記憶手段（ＰＩＤＲ７）に格納される。

ある中央処理装置でプログラムの実行に際して書き込み
動作が発生し、その書き込みデータがキャッシュメモリ
６に書き込まれた時には、他のすべての中央処理装置に
対して書き込みデータと書き込みアドレスと共に並列処
理タスク識別子が放送される。書き込みデータと書き込
みアドレスと並列処理タスク識別子は、並列処理状態認
識手段１００によって並列処理中であると認識された中
央処理装置が受け取る。その受け取った側の中央処理装
置は、並列処理タスク識別刷子記憶手段（ＰＩＤＲ７）
に格納された並列処理タスク識別子と受け取った並列処
理タスク識別子とを比較し、一致を検出した場合、上記
書き込みデータはその中央処理装置のキャッシュメモリ
６に書き込まれる。

〔発明の実施例〕

第１図は、この発明の一実施例によるデータ制御方式を
採用したマルチプロセッサシステムを示すブロック図で
ある。図中、１ａ、１ｂはデータ処理を行う中央処理装
置、２はシステム全体を制御するシステム制御装置、３
はシステム制御装置２の中心制御部であるシステム制御
装置コントローラ、４はデータ処理に必要な情報を格納
する主記憶装置、５ａ、５ｂは中央処理装置１ａ、ｌｂ
のアドレス制御部、６ａ、６ｂは中央処理装置ｌａ、ｌ
ｂのキャッシュメモリ、７ａ、７ｂは中央処理装置１ａ
、ｌｂの並列処理タスク識別子を格納するＰＩＤレジス
タ（ＰＩＤＲ）　、８ａ。

８ｂは主記憶アクセスデータバス、９ａ、９ｂは主記憶
アクセスアドレスバス、１０ａ、１０ｂは主記憶アクセ
スＰＩＤバス、１１はシステム制御装置データバス、１
２はシステム制御装置アドレスバス、１３はシステム制
御装置ＰＩＤバス、１４は主記憶装置アドレスバス、１
５は主記憶装置データバスである。中央処理装置内部は
、第２図に示す。

第２図はこのマルチプロセッサシステムを構成する中央
処理装置のうちの１台をより詳細に示すブロック図であ
る。図中、１は中央処理装置、５はアドレス制御部、６
はキャッシュメモリ、７はＰＩＤレジスタ（ＰＩＤＲ）
、８は主記憶アクセスデータバス、９は主記憶アクセス
アドレスバス、１０は主記憶アクセスＰＩＤバス、１６
はプログラムの実行を制御する実行制御部、１７はＰＩ
Ｄレジスタ７によりセットされる並列処理モードフラグ
、１８はＰＩＤレジスタ７の出力と下記ＭＰＩＤＲの出
力とを比較する比較器、１９は主記憶データバスレジス
タ（ＭＤＢＲ）　、２０は主記憶アドレスバスレジスタ
（ＭＡＢＲ）　、２１は主記憶ＰｒＤパスレジスタ（Ｍ
ＰＩＤＲ）である。簡単のため、本発明には関係のない
演算器などの計算機の基本的な構成要素は全て実行制御
部に含まれるものと考え、特に説明はしない。

次にこの実施例の動作について説明する。

この実施例では、中央処理装置く以後ＣＰＵと呼ぶ）８
台からなるマルチプロセッサシステムを仮定する。各Ｃ
ＰＵ１には、プログラムの実行を制御する実行制御部１
６、キャッシュメモリ６、主記憶アクセスあるいはキャ
ッシュメモリアクセスのアドレスを制御するアドレス制
御部５がある。

ここでは、簡単のため、演算器、データレジスタなどは
、実行制御部１６に含まれるものと考え、キャッシュメ
モリ６のアドレスを保持するキャッシュディレクトリは
、アドレス制御部５に含まれるものとする。プログラム
の実行に伴う主記憶アクセスは、実行制御部１６によっ
てリクエストされた主記憶アドレスをアドレス制御部５
が判断して、キャッシュメモリ６のアドレスあるいは主
記憶の実アドレスを生成して、リクエストを発行しキャ
ッシュメモリアクセスあるいは主記憶アクセスを行わせ
る。主記憶へのアクセスは、リクエストアドレスを主記
憶アドレスバスレジスタ（以後ＭＡＢＲと略す）２０へ
格納して、主記憶アクセスアドレスバス９から、システ
ム制御装置アドレスバス１２へ出して、主記憶装置アド
レスバ１４を経由して主記憶装置４をリクエストする。

リクエストされたデータは、主記憶装置４から主記憶デ
ータバス１５、システム制御装置データバスＩＬ、主記
憶アクセスデータバス８を経由して、主記憶データバス
レジスタ（以後ＭＤＢＲと略す）１９に取り込まれキャ
ッシュメモリ６へ格納する。

他のＣＰＵからこのＣＰＵのキャッシュメモリ６内のデ
ータがリクエストされる時には、逆にリクエストアドレ
スが主記憶アクセスアドレスバス９から、ＭＡＢＲ２０
に送られて、そのリクエストアドレスをアドレス制御部
５が判断して、キャッシュメモリ６からデータをＭＤＢ
Ｒ１９へ読み出し、主記憶アクセスデータバス８から、
システム制御装置データバス１１へ送り出す。

一方、ＣＰＵＩ内には、並列処理タスク識別子を格納す
るＰＩＤＲ７があり、命令によって読み書きが可能とす
る。説明のため、ＰＩＤＲ７は、４ビツトであるものと
仮定する。このＰＩＤＲ７の中の並列処理タスク識別子
は、必要な時には、ＭＰＩＤＲ２１に格納され、主記憶
アクセスＰＩＤバス１０を経由して、システム制御袋Ｗ
ＰＩＤバス１３へ送り出すことができる。また、他のＣ
ＰＵから送られてきた並列処理タスク識別子は、ＭＰＩ
ＤＲ２１で受け取ることができ、比較器１８によって自
分自身のＰＩＤＲ７内の並列処理識別子と比較できる。

また、ＰＩＤＲＶ内の並列処理タスク識別子は、その値
にしたがって、並列処理タスクを実行中であるか否かを
判定して、並列処理タスクを実行中であると認識された
時には、並列処理モードフラグ１７をオンにする。

第３図には、並列処理タスク識別子をテストし、並列処
理状態をテストする回路（並列処理状態認識手段１００
）の例を示している。論理和ゲート２２によって、ＰＩ
ＤＲ７の各ビットの内オンになっているビットがある時
に、並列処理モードフラグ１７をオンにして、並列処理
状態となることを示している。

並列処理タスク識別子の値は、マルチプロセッサシステ
ム内で排他的につけられ、ある一時点で同じ値を持つ別
のタスクは絶対に存在しないようにする。この排他的な
並列処理タスク識別子の割り当ては、例えばマルチプロ
セッサシステム内で実行するタスクを管理している制御
プログラムが、割り付るようにすることによって実現で
きる。

例えば、第４図に示すように定義するものとする。この
例では、並列処理でなく一つのＣＰＵに割り当てられる
通常のタスクに対して、“０”の並列処理タスク識別子
を割り当てている。すなわち、オンとなっているビット
がないことから並列処理ではないことを意味するものと
している。以下順に、１ビツトずつを並列処理タスクに
割り当てることによって、４つの並列処理タスクグルー
プを定義し、マルチプロセッサシステム内に、４つまで
の並列処理タスクが同時に存在することが可能なものと
する。

この割り当てられた並列処理タスク識別子は、制御プロ
グラムによって、該並列処理タスクの実行許可が与えら
れ実行が開始される時に該並列処理タスクを実行する全
てのＣＰＵのＰＩＤＲ７内に同時に書き込まれる。同時
に書き込みを行うための、いわゆる同期化処理は、共有
する主記憶領域における制御プログラムによるロック機
構によって容易に実現できる。この並列処理タスク識別
子は、該並列処理タスクの実行の終了あるいはタスクス
イッチによって、対応する並列処理タスクが待避される
時まで保持される。もし、タスクスイッチによって、並
列処理タスクが待避される時には、この時に待避される
データレジスタ、制御用データを格納する制御レジスタ
、実行中の命令のアドレスを保持するプログラムカウン
タなどと共にＰＩＤＲ７の内容もセーブしておき、この
タスクを再開する時に同様にリストアする。

ここで、並列処理タスク識別子の割り当ての例とそれに
したがって動作するキャッシュメモリ６の動作について
述べる。

例えば、３つのタスクがマルチプロセッサ内に存在して
いるとする。一つは、４台のＣＰＵを使用する“グルー
プ０″の並列処理タスクとし、２つ目を３台のＣＰＵを
使用する“グループ２”のタスク、３つ目を並列処理で
はない単一のＣＰＵで処理される通常のタスクとする。

この時の、ある時点における各ＣＰＵのＰＩＤＲ７の値
を示したのが第６図である。この例では、グループＯの
並列処理タスクがＣＰＵ・ｏ、ｃｐＵ・１．ＣＰＵ・２
と、ＣＰＵ・５に割り当てられ、この４台のＣＰＵのＰ
ＩＤＲ７には、“１ｏｏｏ　＜バイナリ）”の並列処理
タスク識別子が設定されている。グループ１の並列処理
タスクは、ＣＰＵ・３．ＣＰＵ・４と、ＣＰＵ・７に割
り当てられ、この３台のＣＰＵのＰＩＤＲ７には“００
１０　（バイナリ）′の並列処理タスク識別子が設定さ
れている。ＣＰＵ・６には、通常のタスクが割り当てら
れており、ＰＩＤＲ７には、“ｏｏｏｏ　＜バイナリ）
”の並列処理タスク識別子が設定されている。

ここで、ＣＰＵ・０がキャッシュメモリ６ヘデータをス
トアしたとする。このＣＰＵでは、ＰＩＤＲＴ内の並列
処理タスク識別子が、“１０００（バイナリ）”である
ので、並列処理モードフラグ１７がオンとなっており、
並列処理状態である。

並列処理状態にあるＣＰＵ・０のデータは、他のＣＰＵ
に共有されている可能性があることを示しており、他の
ＣＰＵのキャッシュメモリ６内に同じデータのコピーが
存在するかも知れないので、このストアされたデータと
そのアドレスをＭＤＢＲ１９とＭＡＢＲ２０に格納して
、主記憶アクセスデータバス８と主記憶アクセスアドレ
スバス９から、システム制御装置データバス１１とシス
テム制御装置アドレスバス１２を使用して、すべて（７
）ＣＰＵに放送する。コノ時、ＣＰＵ−０（７）Ｐ　Ｉ
ＤＲ？内の並列処理タスク識別子の値は、ＭＰＩＤＲ２
１内に格納され、データと同時に主記憶アクセスＰＩＤ
バス１０から、システム制御袋？１ｆｐＩＤバス１３を
使用して、全ＣＰＵに放送される。

この放送されたシステム制御装置アドレスバス１２上の
アドレスとシステム制御装置データバス１１上のデータ
とシステム制御装置ＰＩＤバス１３上の並列処理タスク
識別子は、並列処理モードフラグ１７がオンになってい
る全てのＣＰＵ。

すなわち、ＣＰＵ・１、ＣＰＵ・２、ＣＰＵ・３、ＣＰ
Ｕ・４、ＣＰＵ・５、ＣＰＵ・７によって、ＭＡＢＲ２
０、ＭＤＢＲ１９、ＭＰＩＤＲ２１内に受信され、それ
ぞれ送られてきた並列処理タスク識別子とＰＩＤＲ７の
値が比較器１８で比較される。このうち、ＣＰＵ・１、
ＣＰＵ・２、ＣＰＵ・５では、この比較の結果、一致す
るので、放送されてきたデータが、自分とデータを共有
しているＣＰＵ０ものであることを知り、自分のキャッ
シュメモリ６内に、対応するアドレスのデータがないか
をサーチして、そのデータのコピーを持っている時には
、そこにそのデータを上書きして更新することによりて
データの有効性を保つ。

一方、ＣＰＵ・３、ＣＰＵ・４、ＣＰＵ・７では、送ら
れてきた並列処理タスク識別子とＰＩＤＲ７の値の比較
の結果不一致となるので、放送されてきたデータは、自
分とデータを共有しているＣＰＵ０ものではないことを
知り、放送されてきたデータを捨てる。当然、キャッシ
ュメモリ６内のアドレスのサーチも行わない。

さらに、ＣＰＵ・６は、ＰＩＤＲ７の並列処理タスク識
別子の値が“００００　（バイナリ）”であり、通常の
タスクを遂行しており、並列処理を行っておらず、全放
送されてきたデータのコピーを持っている可能性がない
ので、放送されてきたデータを全て無視して、次の処理
に移る。

つぎに、ストアを行ったＣＰＵの並列処理タスク識別子
が“００００　　（バイナリ）”のとき、すなわちＣＰ
Ｕ・６がストアを行った時を考える。

ＣＰＵ・６は、ＰＩＤＲ７の並列処理タスク識別子の値
が“ｏｏｏｏ　＜バイナリ）”であり、通常のタスクを
遂行しており、並列処理を行っていないことになる。こ
のため、ＣＰＵ・６がストアするキャッシュメモリ６の
データは、ＣＰＵ・６のプライベートなデータであり、
他のＣＰＣＩにこのコピーが存在する可能性がないこと
を示している。

このため、ＣＰＵ・６がキャッシュメモリ６へストアし
た時には、他のＣＰＵへは何の通信をも行う必要がなく
、単純にキャッシュメモリ６への書き込みだけが行われ
る。

ところで、上記実施例において、制御プログラムの監視
の下、複数のＣＰＵが複数のタスクを同時に実行する時
に、制御プログラムがその複数のタスクに対して排他的
な値を持つ並列処理タスク識別子を割り付け、該当する
ＣＰＵにおいて現在実行中のタスクに対応する並列処理
タスク識別子を常時保持させることとし、制御プログラ
ムが複数台のＣＰＵを使用して並列実行させているタス
クを変更する時には、タスクの変更されるすべてのＣＰ
Ｕ０間で同期化して同時に並列処理タスク識別子をも変
更することも可能である。

このように上記実施例のデータ制御方式は、複数のＣＰ
Ｕの幾つかに′よって並列に処理が行われているときに
、それぞれのＣＰＵ毎に、自分自身が並列処理を行って
いるＣＰＵ群の一つであり、現在並列処理を遂行中であ
ることを認識する処理と、複数の中央処理装置の幾つか
によって並列に処理が行われているときに、それぞれの
ＣＰＵ毎に、自分自身が並列処理を行っている並列に実
行中のタスクに対応して、マルチプロセッサシステム内
で排他的な並列処理タスク識別子を選択し割り当てを行
う処理と、その割り当てられた並列処理タスク識別子を
保持する処理と、任意のｃｐｕが自分が実行中の並列処
理タスクの並列処理タスク識別子を他のすべてのＣＰＵ
に放送する処理とすべてのＣＰＵのキャッシュメモリ間
でお互いにデータを直接に１対１の転送、あるいは１対
複数に放送する処理と、データ転送に伴うデータのアド
レスを転送する処理とを実行する。

上記実施例によれば、各中央処理装置に自分自身が複数
の中央処理装置で並列処理によるタスクの遂行をしてい
る状態であるか、あるいは自分自身だけで個別に単一の
タスクを遂行しているのかの情報を認識して、個別に一
つのタスクの処理を行っている時には、そのタスクの処
理に使用されるデータは、自分自身にプライベートなデ
ータと見做し他の中央処理装置への影響が一切ないもの
と規定する。また、並列処理を行っている時には、他の
中央処理装置と共有されるデータを使用していると見做
し、並列処理を行っている時のみにおいて、ある中央処
理装置においてキャッシュメモリへの書き込みが行われ
た時に、それ以外の中央処理装置のキャッシュメモリの
該当するアドレスを変更する。さらに、通常の場合この
ような変更の時には、変更されたアドレスのデータを無
効化するか、あるいは−律に全中央処理装置に放送して
書き替えることが行われているが、この放送光を限定し
て、受信側のオーバヘッドを軽減し、また、できるだけ
少ないハードウェア規模で、排他的にタスクを管理する
ことによって、マルチプロセッサシステム内に同時に存
在する並列処理中の複数のタスク毎に独立して、各中央
処理装置のキャッシュメモリへの書き込み制御を区別し
て行えるものとし、複数の並列処理タスクを効率よく実
行できるようなマルチプロセッサシステムを得ることが
できる。

なお、上述の実施例では、４ビツトの並列処理タスク識
別子を４グループとして定義したが、第５図に示すよう
に各ビットを１ビツトと定義せずに、順次番号をふって
並列処理タスク識別子を与え、４ピントで１５グループ
まで定義するものとしても、同様の効果が得られる。ま
た、上述の実施例では、中央処理装置を８台程度と限定
して、並列処理タスク識別子を４ビツトに限定している
が、たとえ何ビットに拡張したとしても同様の効果が得
られる。さらに、上述の実施例では、システム制御装置
に接続されるものを複数の中央処理装置に限定して説明
しているが、当然主記憶ナクセスを行う入出力装置が接
続されている場合においても適用可能である。

〔発明の効果〕

以上のように本発明によれば、各中央処理装置間で互い
に発行し、受信しているリクエストの内、不要な他の中
央処理装置からのリクエストを無視し、真に必要なリク
エストを選択して受信することが可能となり、また、少
ないハードウェアによって他の中央処理装置に対して同
等影響を与えることのないプライベートなデータに対す
るリクエストを認識して、他の中央処理装置にリクエス
トを発行することがないようにすることができ、これに
よりマルチプロセッサシステムにおけるデータの有効性
保持のための処理が効率化され、中央処理装置間の通信
回数がより低（抑えられ、したがってハードウェアの小
規模化が実現できると共に、複数の並列処理タスクの実
行効率が高まるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ制御方式を採
用したマルチプロセッサシステムの要部構成を示すブロ
ック図、第２図は第１図中の中央処理装置の構成を示す
ブロック図、第３図は上記中央処理装置のＰＩＤレジス
タに係る制御回路の回路図、第４図及び第５図はこの実
施例における並列処理タスク識別子の並列処理タスクへ
の割り当ての例を示す図、第６図はこの実施例において
８個の中央処理装置を有するマルチプロセッサシステム
における並列処理タスク識別子の割り当ての例を示す図
、第７図は従来の多重プロセッサシステムのキャッシュ
メモリの制御部の構成を示すブロック図、第８図はこの
従来例におけるキャッシュディレクトリの内容を示す図
である。ｌａ、ｌｂ、１・−・ＣＰＵ　（中央処理装置）、４・
・・主記憶装置、６ａ、６ｂ、６・・・キャッシュメモ
リ、７ａ、７ｂ、７・・・ＰＩＤＲ−（並列処理タスク
識別子記憶手段）、１００・・・並列処理状態認識手段
。代理人　　大　　岩　　増　　雄（ほか２名）第１図第２図第３図゛鼓列処理状島パ第４図第６図ＰＩＤＲのイＪ１手続補正書（自発）

Claims

【特許請求の範囲】データ処理に必要な情報を格納する主記憶装置を共有し
、高速に読み出しあるいは書き込み可能なキャッシュメ
モリを備えた複数個の中央処理装置を含み構成されたマ
ルチプロセッサシステムにおいて、あるプログラムの並列実行が開始された時点から、該プ
ログラムの実行が終了する時点までの間、該並列実行さ
れるタスク毎に対応して排他的に付加された並列処理タ
スク識別子を、全中央処理装置の内の並列実行に使用さ
れる中央処理装置の並列処理タスク識別子記憶手段に格
納し、ある中央処理装置でプログラムの実行に際して書
き込み動作が発生し、その書き込みデータをキャッシュ
メモリに書き込んだ時には他のすべての中央処理装置に
対して書き込みデータと書き込みアドレスと共に該並列
処理タスク識別子を放送し、並列処理状態認識手段によ
って並列処理中であると認識された中央処理装置だけが
該書き込みデータと書き込みアドレスと並列処理タスク
識別子を受け取り、更に、受け取った側の中央処理装置
が並列処理タスク識別子記憶手段に格納された並列処理
タスク識別子と一致した場合においてのみ、その書き込
みデータを自体のキャッシュメモリに書き込むように制
御することを特徴とするデータ制御方式。