JPH02297683A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH02297683A JPH02297683A JP1119303A JP11930389A JPH02297683A JP H02297683 A JPH02297683 A JP H02297683A JP 1119303 A JP1119303 A JP 1119303A JP 11930389 A JP11930389 A JP 11930389A JP H02297683 A JPH02297683 A JP H02297683A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 52
- 230000002093 peripheral effect Effects 0.000 abstract description 13
- 239000000872 buffer Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 13
- 239000000470 constituent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ａ／Ｄコンバータを内蔵するマイクロコンピ
ュータに関する。
ュータに関する。
従来のＡ／Ｄコ／バータを含むマイクロコンビ為−夕に
ついて、第６図を用いて説明する。
ついて、第６図を用いて説明する。
まず構成要素について説明する。
発振器１はクロックを発生し分局回路２はその信号をク
ロック信号φ１とφ２に分局する。分周回路２０２つの
クロック端子はクロックドライバ２９と３０に接続され
、クロック、ドライバ２９と３０の出力側は、Ａ／Ｄコ
／バータ４、中央演算処理装置（ＣＰＵ）４６と他の周
辺回路５のクロック端子に接続されている。ＣＰＵ４６
はＡ／Ｄコンバータ４と接続されている。
ロック信号φ１とφ２に分局する。分周回路２０２つの
クロック端子はクロックドライバ２９と３０に接続され
、クロック、ドライバ２９と３０の出力側は、Ａ／Ｄコ
／バータ４、中央演算処理装置（ＣＰＵ）４６と他の周
辺回路５のクロック端子に接続されている。ＣＰＵ４６
はＡ／Ｄコンバータ４と接続されている。
次に動作について説明する。
従来の１チツプマイコンでは、Ａ／Ｄコンノ（−タ４．
ＣＰＵ４６および周辺回路５は、発振器１で発生し分周
回路２で分周されたクロック信号φ１とφ２に同期して
動作する。アナログデジタル変換（Ａ／Ｄ変換）時には
ＣＰＵ４６が変換開始信号をＡ／Ｄコンバータ４に送信
しＡ／Ｄ変換をはじめる。Ａ／Ｄ変換終了時にはＡ／Ｄ
コンバータ４より変換終了を知らせる割り込み信号が“
１”レベルになりＡ／Ｄ変換が終了したことをＣＰＵ４
６に知らせる。Ａ／Ｄコンバータ動作時にもＣＰＵ４６
と他の周辺回路５は動作している。
ＣＰＵ４６および周辺回路５は、発振器１で発生し分周
回路２で分周されたクロック信号φ１とφ２に同期して
動作する。アナログデジタル変換（Ａ／Ｄ変換）時には
ＣＰＵ４６が変換開始信号をＡ／Ｄコンバータ４に送信
しＡ／Ｄ変換をはじめる。Ａ／Ｄ変換終了時にはＡ／Ｄ
コンバータ４より変換終了を知らせる割り込み信号が“
１”レベルになりＡ／Ｄ変換が終了したことをＣＰＵ４
６に知らせる。Ａ／Ｄコンバータ動作時にもＣＰＵ４６
と他の周辺回路５は動作している。
上述した従来のＡ／Ｄコンバータを含むマイクロコンピ
ュータでは、Ａ／Ｄコｙ ／＜ −ｐ ノＡ ／ Ｄ変
換時にＣＰＵをはじめ他の回路が動作を続けているため
、例えばボートに接続された出カッ（ツファの出力値が
′″１”レベルから″″０°０°レベル″ｌＯ″レベル
からｌ′１″レベルへ遷移する際に瞬間的に電源よりＧ
ＮＤＫ買通を流が流れ、電源電圧レベルとＧＮＤ［圧レ
ベルに変化が生じ、その結果ノイズが生じる。このノイ
ズがＡ／Ｄコンバータに影響を与え、Ａ／Ｄ変換の精変
を悪くし本発明のマイクロコンピュータは、発振器、分
周回路、ＣＰＵ％Ａ／Ｄコンバータと他の周辺回路以外
に、第１のクロックドライバと第２のクロックドライバ
と、基本クロック信号の供給を禁止するための回路と、
記憶回路を有し、基本クロック信号を入力とする第１の
クロックドライバの出力はアナログデジタル変換器に接
続され、第２のクロックドライバは中央演算処理装置と
接続され、中央演算処理装置のアナログデジタル変換開
始信号とアナログデジタル変換器のアナログデジタル変
換終了信号は前記記憶回路に接続され、前記記憶回路の
出力がクロック信号の供給を禁止するための回路忙接続
され、基本クロック信号の供給を禁止するための回路は
第２のクロックドライバに接続されている回路を有する
。
ュータでは、Ａ／Ｄコｙ ／＜ −ｐ ノＡ ／ Ｄ変
換時にＣＰＵをはじめ他の回路が動作を続けているため
、例えばボートに接続された出カッ（ツファの出力値が
′″１”レベルから″″０°０°レベル″ｌＯ″レベル
からｌ′１″レベルへ遷移する際に瞬間的に電源よりＧ
ＮＤＫ買通を流が流れ、電源電圧レベルとＧＮＤ［圧レ
ベルに変化が生じ、その結果ノイズが生じる。このノイ
ズがＡ／Ｄコンバータに影響を与え、Ａ／Ｄ変換の精変
を悪くし本発明のマイクロコンピュータは、発振器、分
周回路、ＣＰＵ％Ａ／Ｄコンバータと他の周辺回路以外
に、第１のクロックドライバと第２のクロックドライバ
と、基本クロック信号の供給を禁止するための回路と、
記憶回路を有し、基本クロック信号を入力とする第１の
クロックドライバの出力はアナログデジタル変換器に接
続され、第２のクロックドライバは中央演算処理装置と
接続され、中央演算処理装置のアナログデジタル変換開
始信号とアナログデジタル変換器のアナログデジタル変
換終了信号は前記記憶回路に接続され、前記記憶回路の
出力がクロック信号の供給を禁止するための回路忙接続
され、基本クロック信号の供給を禁止するための回路は
第２のクロックドライバに接続されている回路を有する
。
次に、本発明について図面を参照して説明する。
第１図は本発明に係わる１実施例を示している。
まず構成要素について説明する。
発振器１はクロックを発生し、分周回路２はそのクロッ
ク信号を分周する。ＣＰＵ３はクロックドライバ８と９
に接続され念２つのクロック端子とラッチ６に接続され
た変換開始信号端子、ＡＮＤ回路１４に接続されｆｃ変
換終了信号端子、およびＡＮＤ回路１３に接続された変
換モード信号端子を有する。Ａ／Ｄコンバータ４はクロ
ックドライバ１９と２０に接続され念２つのクロック端
子を有する。他の周辺回路５は２つのクロック端子を有
する。ＣＰＵ３の変換開始信号端子はラッチ６のデータ
入力端子（Ｄｉ子）に接続され、ラッチ６のクロック入
力端子（Ｇ端子）はクロックドライバ１９の出力側に接
続され、クロックドライバ１９の入力側は分周回路２の
クロック入力端子に接続されている。ラッチ６の出力端
子（Ｑ端子）はラッチ７のＤ端子とＡＮＤ回路１３に接
続され、ラッチ７のＱ端子はインバータ１１とＡ／Ｄコ
ンバニタ４の変換開始信号端子と接続され、Ｇ端子クロ
ックドライバ２０の出力側に接続され、クロックドライ
バ２００Å力側は分局回路２のクロック−２端子に接続
されている。ＡＮＤ回路１３０入力側はラッチ６のＱ端
子とＣＰＵ３の変換モード信号端子とインバータ１１と
接続され、出力側はＮＯＲ回路１５０入力側に接続され
ている。ＮＯＲ回路１５の出力側はインバータ１２とＮ
ＯＲ回路１６の入力側に接続されている。ＡＮＤ回路１
４は入力側をクロックドライバ１９とＡ／Ｄコンバータ
４の変換終了信号端子に接続され、出力側はＮＯＲ回路
１６の入力側とＣＰＵ３の変換終了信号端子に接続され
ている。Ａ／Ｄコンバータ４のクロック端子φ１とφ２
はクロックドライバ１９と２０に接続されている。ＮＯ
Ｒ回路１６の出力側はＮＯＲ回路１５の入力側に接続さ
れている。ＯＲ回路１７の入力側はインバータ１２と分
局回路２のφ１端子に接続され、出力側はクロツクドラ
イバ８を介してＣＰＵ３のクロック端子と他の周辺回路
５のクロック端子に接続されている。
ク信号を分周する。ＣＰＵ３はクロックドライバ８と９
に接続され念２つのクロック端子とラッチ６に接続され
た変換開始信号端子、ＡＮＤ回路１４に接続されｆｃ変
換終了信号端子、およびＡＮＤ回路１３に接続された変
換モード信号端子を有する。Ａ／Ｄコンバータ４はクロ
ックドライバ１９と２０に接続され念２つのクロック端
子を有する。他の周辺回路５は２つのクロック端子を有
する。ＣＰＵ３の変換開始信号端子はラッチ６のデータ
入力端子（Ｄｉ子）に接続され、ラッチ６のクロック入
力端子（Ｇ端子）はクロックドライバ１９の出力側に接
続され、クロックドライバ１９の入力側は分周回路２の
クロック入力端子に接続されている。ラッチ６の出力端
子（Ｑ端子）はラッチ７のＤ端子とＡＮＤ回路１３に接
続され、ラッチ７のＱ端子はインバータ１１とＡ／Ｄコ
ンバニタ４の変換開始信号端子と接続され、Ｇ端子クロ
ックドライバ２０の出力側に接続され、クロックドライ
バ２００Å力側は分局回路２のクロック−２端子に接続
されている。ＡＮＤ回路１３０入力側はラッチ６のＱ端
子とＣＰＵ３の変換モード信号端子とインバータ１１と
接続され、出力側はＮＯＲ回路１５０入力側に接続され
ている。ＮＯＲ回路１５の出力側はインバータ１２とＮ
ＯＲ回路１６の入力側に接続されている。ＡＮＤ回路１
４は入力側をクロックドライバ１９とＡ／Ｄコンバータ
４の変換終了信号端子に接続され、出力側はＮＯＲ回路
１６の入力側とＣＰＵ３の変換終了信号端子に接続され
ている。Ａ／Ｄコンバータ４のクロック端子φ１とφ２
はクロックドライバ１９と２０に接続されている。ＮＯ
Ｒ回路１６の出力側はＮＯＲ回路１５の入力側に接続さ
れている。ＯＲ回路１７の入力側はインバータ１２と分
局回路２のφ１端子に接続され、出力側はクロツクドラ
イバ８を介してＣＰＵ３のクロック端子と他の周辺回路
５のクロック端子に接続されている。
ＡＮＤ回路１８の入力側は分周回路２のφ２端子とイン
バータ１０と接続され、出力側はクロックドライバ９を
介してＣＰＵ３と他の周辺回路５のクロック端子に接続
されている。インバータ１００入力側はインバータ１２
に接続されている。
バータ１０と接続され、出力側はクロックドライバ９を
介してＣＰＵ３と他の周辺回路５のクロック端子に接続
されている。インバータ１００入力側はインバータ１２
に接続されている。
次に動作について説明する。動作の説明は２１−２６の
各信号のタイミング図を用いて行う。タイミング図を第
２図に示す。タイミング図は横軸に時間をとっている。
各信号のタイミング図を用いて行う。タイミング図を第
２図に示す。タイミング図は横軸に時間をとっている。
破線部は時間の省略を示している。
発振器ｌで発生したクロック信号を分周回路２でφ１と
φ２に分周する。φ１とφ２のクロック信号に従って各
ユニットは所定の動作を行う。Ａ／Ｄコンバータ動作開
始時間をＴ１とする０時間Ｔ１でＣＰＵ３のＡ／Ｄ変換
開始信号端子より′″１”レベルが出力され信号線２３
は”１“レベル状態となりラッチ６ではＧ端子に入力さ
れたφｌのクロックのタイミングで入力端子の値を読み
込むためラッチ６のＱ端子からは１”レベルが出力され
る。この時クロックφ２は“Ｏ″レベルある。この”Ｏ
“レベル信号がラッチ７０Ｇ端子へ入力されるので、時
間Ｔ１以前１ｃ記憶され比信号である。＠０°レベルＱ
端子から出力される。
φ２に分周する。φ１とφ２のクロック信号に従って各
ユニットは所定の動作を行う。Ａ／Ｄコンバータ動作開
始時間をＴ１とする０時間Ｔ１でＣＰＵ３のＡ／Ｄ変換
開始信号端子より′″１”レベルが出力され信号線２３
は”１“レベル状態となりラッチ６ではＧ端子に入力さ
れたφｌのクロックのタイミングで入力端子の値を読み
込むためラッチ６のＱ端子からは１”レベルが出力され
る。この時クロックφ２は“Ｏ″レベルある。この”Ｏ
“レベル信号がラッチ７０Ｇ端子へ入力されるので、時
間Ｔ１以前１ｃ記憶され比信号である。＠０°レベルＱ
端子から出力される。
これがインバータＩＩＫより反転され、”１“レベルが
ＡＮＤ回路１３に入力される。ＣＰＵ３からの変換モー
ド信号４７は”ｌ“レベルのため、ＡＮＤ回路１３０入
力はすべて′″１”レベルとなり、出力は信号＠２４に
“１“レベルを与える。
ＡＮＤ回路１３に入力される。ＣＰＵ３からの変換モー
ド信号４７は”ｌ“レベルのため、ＡＮＤ回路１３０入
力はすべて′″１”レベルとなり、出力は信号＠２４に
“１“レベルを与える。
ＮＯＲ回路１５にはＡＮＤ回路１３より１１”レベルが
入力されるので他の入力に関係なく出力は＠Ｏ″レベル
となる。ＮＯＲ回路１５とＮＯＲ回路１６はラッチ回路
を構成しており、ＮＯＲ回路１６あるいはＮＯＲ回路１
５の入力側に信号が入力されない限り出力値は一定に保
持される。ＮＯＲ回路１５より出力されたイサ号がイン
バータ１２で反転され信号＠２５は”１”レベルとなり
、ＯＲ回路１７に入力される。ＯＲ回路１７より出力さ
れるクロック信号φ１は′ｌ”レベルに保持される。ま
た、ＡＮＤ回路１８にはインバータｌＯで反転された１
０″レベルの信号が入力されるのでＣＰＯ３に入力され
るクロック信号φ２は“０“レベルに保持される。この
ためＣＰＵ３にはクロック信号が供給されないためＣＰ
Ｕ３は動作を停止する。同様に他の周辺回路５も動作を
停止する。
入力されるので他の入力に関係なく出力は＠Ｏ″レベル
となる。ＮＯＲ回路１５とＮＯＲ回路１６はラッチ回路
を構成しており、ＮＯＲ回路１６あるいはＮＯＲ回路１
５の入力側に信号が入力されない限り出力値は一定に保
持される。ＮＯＲ回路１５より出力されたイサ号がイン
バータ１２で反転され信号＠２５は”１”レベルとなり
、ＯＲ回路１７に入力される。ＯＲ回路１７より出力さ
れるクロック信号φ１は′ｌ”レベルに保持される。ま
た、ＡＮＤ回路１８にはインバータｌＯで反転された１
０″レベルの信号が入力されるのでＣＰＯ３に入力され
るクロック信号φ２は“０“レベルに保持される。この
ためＣＰＵ３にはクロック信号が供給されないためＣＰ
Ｕ３は動作を停止する。同様に他の周辺回路５も動作を
停止する。
しかしＡ／Ｄコンバータ４にはクロックドライバ１９．
２０よりクロック信号φ１とφ２が供給されているため
Ａ／Ｄ変換は行われる。
２０よりクロック信号φ１とφ２が供給されているため
Ａ／Ｄ変換は行われる。
Ａ／Ｄコンバータ終了時間をＴ２とする。Ｔ２になると
Ａ／Ｄ変換が終了したという信号じ１”レベル）がＡ／
Ｄコンバータ４！９ＡＮＤ［５］［１４に入力される。
Ａ／Ｄ変換が終了したという信号じ１”レベル）がＡ／
Ｄコンバータ４！９ＡＮＤ［５］［１４に入力される。
クロック信号φ１は＠ｌ“レベルなのでＡＮＤ回路１４
の出力は”１”レベルとなる。ＮＯＲ回路１６に′″１
″１″レベルされるためＮＯＲ回Ｍ１５とＮＯＲ００Ｍ
１６！り構成されるラッチ回路はリセットされＮＯＲ回
路１５の出力は′″１”レベルとなる。これがインバー
タ１２を介して反転し“０”レベルとなる。この１０”
レベルがＯＲ回路１７に入力され、さらにインバータｌ
Ｏを介して＠１”レベルの信号がＡＮＤ回路に入力され
る。ＯＲ回路１７とＡＮＤ回路１８の出力はクロック信
号φ１．φ２のレベルに従って出力され、ＣＰＵ３１Ｃ
クロック信号が送信されるので、ＣＰＵ３は動作を始め
る。同様に他の周辺回路５も動作を始める。
の出力は”１”レベルとなる。ＮＯＲ回路１６に′″１
″１″レベルされるためＮＯＲ回Ｍ１５とＮＯＲ００Ｍ
１６！り構成されるラッチ回路はリセットされＮＯＲ回
路１５の出力は′″１”レベルとなる。これがインバー
タ１２を介して反転し“０”レベルとなる。この１０”
レベルがＯＲ回路１７に入力され、さらにインバータｌ
Ｏを介して＠１”レベルの信号がＡＮＤ回路に入力され
る。ＯＲ回路１７とＡＮＤ回路１８の出力はクロック信
号φ１．φ２のレベルに従って出力され、ＣＰＵ３１Ｃ
クロック信号が送信されるので、ＣＰＵ３は動作を始め
る。同様に他の周辺回路５も動作を始める。
なお、変換モード信号４７が０“レベルの時、ＡＮＤ回
路１３の出力は常に”θ″レベルので、従来通りＡ／Ｄ
変換中も、ＣＰＵ３および他の周辺回路５は動作する。
路１３の出力は常に”θ″レベルので、従来通りＡ／Ｄ
変換中も、ＣＰＵ３および他の周辺回路５は動作する。
第３図および第４因は本発明の第２の実施例を示す図で
ある。
ある。
第２の実施例では、ホールトモードを有するＣＰＵを使
用した場合の回路を示している。ホールトモードとはＣ
ＰＵの動作クロックを停止させるモードである。
用した場合の回路を示している。ホールトモードとはＣ
ＰＵの動作クロックを停止させるモードである。
まず構成要素について説明する。
ＣＰＵ２７は、Ａ／Ｄ変換時に変換終了信号以外の割り
込み信号をマスクする機能をもつ割り込みコントローラ
４０と、ホールトモードを実現するためのスタンバイコ
ントロールレジスタ３８のホールトモード指定ビット３
９を内蔵し、ホールトモード指定ビット３９のＤ端子Ｋ
ＯＲ回路３２が接続され、Ｇ端子ＫＯＲ回路３７か接続
されている。パルス生成回路３１は、ＣＰＵ２７のホー
ルトモード指定とット３９へのクロック入力を発生する
九めのＡＮＤ回路３３と、インバータ３４とラッチ３５
とラッチ３６を内蔵し、２つのクロック端子（φ１端子
、φ２端子）とを有する。Ａ／Ｄコンバータ２８はＡ／
Ｄ変換が終了したいという割り込み信号であるＡ／Ｄ変
換終了信号４５をＣＰＵ２７の割り込みコントローラ４
０に送信する端子を有する。他の構成要素は第６図の従
来例と同じである。
込み信号をマスクする機能をもつ割り込みコントローラ
４０と、ホールトモードを実現するためのスタンバイコ
ントロールレジスタ３８のホールトモード指定ビット３
９を内蔵し、ホールトモード指定ビット３９のＤ端子Ｋ
ＯＲ回路３２が接続され、Ｇ端子ＫＯＲ回路３７か接続
されている。パルス生成回路３１は、ＣＰＵ２７のホー
ルトモード指定とット３９へのクロック入力を発生する
九めのＡＮＤ回路３３と、インバータ３４とラッチ３５
とラッチ３６を内蔵し、２つのクロック端子（φ１端子
、φ２端子）とを有する。Ａ／Ｄコンバータ２８はＡ／
Ｄ変換が終了したいという割り込み信号であるＡ／Ｄ変
換終了信号４５をＣＰＵ２７の割り込みコントローラ４
０に送信する端子を有する。他の構成要素は第６図の従
来例と同じである。
次に動作について説明する。動作の説明は４１−４５の
各信号線でのタイミング図を用いて行う。
各信号線でのタイミング図を用いて行う。
タイミング図を第５図に示す。タイミング図は横軸に時
間をとっている。破線部は時間の省略を示している。
間をとっている。破線部は時間の省略を示している。
通常、ＣＰＵ２７がホールトモード忙入る時には、ホー
ルト信号４９とスタンバイコントロールレジスタライト
信号４８がそれぞれＯＲ回路３２あるいはＯＲ回路３７
を介してホールトモード指定ビット３９に入力され、Ｃ
ＰＵ２７はホールトモードになり動作を停止する。ホー
ルトモードを解除には割り込み信号をＣＰＵに入力する
。このことＫより、ＣＰＵは再び動作を始める。
ルト信号４９とスタンバイコントロールレジスタライト
信号４８がそれぞれＯＲ回路３２あるいはＯＲ回路３７
を介してホールトモード指定ビット３９に入力され、Ｃ
ＰＵ２７はホールトモードになり動作を停止する。ホー
ルトモードを解除には割り込み信号をＣＰＵに入力する
。このことＫより、ＣＰＵは再び動作を始める。
Ａ／Ｄ変換開始時間をＴ３とする。時間Ｔ３でＣＰＵ２
７よりＡ／Ｄコンバータ２８とパルス生成回路３１に変
換開始信号が送信され、Ａ／Ｄ変換開始信号４１は”１
″レベルとなる。同時にこの信号はＣＰＵ２７のユニッ
ト内でＯＲ回路３２ヲ介シテ、スタンバイコントロール
レジスタ３８のホールトモード指定ビット３９のＤ端子
に送信される。パルス生成回路３１に入力された変換開
始信号は、ラッチ３５のＤ端子に入力される。クロック
信号φ２がラッチ３５のＧ端子に入力され、Ｑ端子から
の出力である中間信号Ａ４２は＠ｌ“レベルに保持され
る。この時、ラッチ３６に入力されるクロック信号φ１
は“Ｏ′″レベルなので、ラッチ３６からインバータ３
４への出力は時間Ｔ３以前の状態である１０′″レベル
である。この出力値が、インバータ３４を介して′″ｌ
”レベルとなりＡＮＤ回路へ入力される（中間信号Ｂ４
３）。
７よりＡ／Ｄコンバータ２８とパルス生成回路３１に変
換開始信号が送信され、Ａ／Ｄ変換開始信号４１は”１
″レベルとなる。同時にこの信号はＣＰＵ２７のユニッ
ト内でＯＲ回路３２ヲ介シテ、スタンバイコントロール
レジスタ３８のホールトモード指定ビット３９のＤ端子
に送信される。パルス生成回路３１に入力された変換開
始信号は、ラッチ３５のＤ端子に入力される。クロック
信号φ２がラッチ３５のＧ端子に入力され、Ｑ端子から
の出力である中間信号Ａ４２は＠ｌ“レベルに保持され
る。この時、ラッチ３６に入力されるクロック信号φ１
は“Ｏ′″レベルなので、ラッチ３６からインバータ３
４への出力は時間Ｔ３以前の状態である１０′″レベル
である。この出力値が、インバータ３４を介して′″ｌ
”レベルとなりＡＮＤ回路へ入力される（中間信号Ｂ４
３）。
従って、ＡＮＤ回路３３の出力であるパルス信号４４は
″１″レベルとなり、ＣＰＵ２７へ送信され、ＯＲ回路
３７を介してホールトモード指定ビット３９のＧ端子に
入力される。従って、ホールトモード指定ビット３９の
Ｄ端子、Ｇ端子はそれぞれ“１”レベルの入力を受け、
Ｑ端子よりホールト信号を出力することＫよりＣＰＵ２
７はホールトモードに入る。Ａ／Ｄ変換中は、Ａ／Ｄ変
換が終了したという割り込み信号であるＡ／Ｄ変換終了
信号以外を、割り込みコントローラ４０がすべてマスク
する。従って、他の周辺回路５より割り込み信号がＣＰ
Ｕ２７に送信されても割り込みを受は付けない。ＣＰＵ
２７はホールトモードになるので動作を停止し、ＣＰＵ
２７と接続された出力バッファの出力値は変化しないの
でノイズは激変する。なぜならば出力バッファは主なノ
イズ源であり、はとんどの出力バッファがＣＰＵのボー
トと接続されており、出力バッファの出力値が変化する
のはＣＰＵの命令によりポートラッチにライト動作がな
されるからであり、ＣＰＵの動作を停止させることＫよ
り、ノイズの発生を抑え、Ａ／Ｄ変換の精度を十分に向
上させることができたからである。Ａ／Ｄコンバータ２
８と他の周辺回路５はクロック信号が入力され動作して
いるが、これらの回路は小電流で動作しているので、生
じるノイズも小さく、Ａ／Ｄ変換に対する影響も小さい
。Ａ／Ｄ変換終了後には、Ａ／Ｄコンバータ２８より信
号線４５を介して、ＣＰＵ２７の割す込みコントローラ
４０に変換終了信号４５が割り込み信号として送信され
る。これがホールトモード解除信号となり、ＣＰＵ２７
のホールトそ−ドが解除され、ＣＰＵ２７は動作を始め
る。
″１″レベルとなり、ＣＰＵ２７へ送信され、ＯＲ回路
３７を介してホールトモード指定ビット３９のＧ端子に
入力される。従って、ホールトモード指定ビット３９の
Ｄ端子、Ｇ端子はそれぞれ“１”レベルの入力を受け、
Ｑ端子よりホールト信号を出力することＫよりＣＰＵ２
７はホールトモードに入る。Ａ／Ｄ変換中は、Ａ／Ｄ変
換が終了したという割り込み信号であるＡ／Ｄ変換終了
信号以外を、割り込みコントローラ４０がすべてマスク
する。従って、他の周辺回路５より割り込み信号がＣＰ
Ｕ２７に送信されても割り込みを受は付けない。ＣＰＵ
２７はホールトモードになるので動作を停止し、ＣＰＵ
２７と接続された出力バッファの出力値は変化しないの
でノイズは激変する。なぜならば出力バッファは主なノ
イズ源であり、はとんどの出力バッファがＣＰＵのボー
トと接続されており、出力バッファの出力値が変化する
のはＣＰＵの命令によりポートラッチにライト動作がな
されるからであり、ＣＰＵの動作を停止させることＫよ
り、ノイズの発生を抑え、Ａ／Ｄ変換の精度を十分に向
上させることができたからである。Ａ／Ｄコンバータ２
８と他の周辺回路５はクロック信号が入力され動作して
いるが、これらの回路は小電流で動作しているので、生
じるノイズも小さく、Ａ／Ｄ変換に対する影響も小さい
。Ａ／Ｄ変換終了後には、Ａ／Ｄコンバータ２８より信
号線４５を介して、ＣＰＵ２７の割す込みコントローラ
４０に変換終了信号４５が割り込み信号として送信され
る。これがホールトモード解除信号となり、ＣＰＵ２７
のホールトそ−ドが解除され、ＣＰＵ２７は動作を始め
る。
以上説明したように本発明は、Ａ／Ｄコンバータ動作時
にノイズ源となる出力バッファの出力値を一定に保持す
ることで、Ａ／Ｄ変換に悪影響を及ぼすノイズの発生を
抑え、Ａ／Ｄ変換の精度を向上させるという効果がある
。
にノイズ源となる出力バッファの出力値を一定に保持す
ることで、Ａ／Ｄ変換に悪影響を及ぼすノイズの発生を
抑え、Ａ／Ｄ変換の精度を向上させるという効果がある
。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
第１図での各信号線のタイミング図、第３図は他の実施
例を示すブロック図、第４図は第３図のＣＰＵとＡ／Ｄ
コンバータの詳細なブロック図、第５図は第４図での各
信号線のタイミング図、第６図は従来のマイクロコンピ
ュータを示すブロック図である。 １・・・・・・発振器、２・・・・・・分周回路、３−
・２７． 、４６・・・・・・中央演算処理装置、４，
２８・・・・・・Ａ／Ｄコンバータ、５・・・・・・他
の周辺回路、６，７，３５゜３６・・・・・・ラッチ、
８．９．１９．２０．２９．３０・・・・・・クロック
ドライバ、１０．１１，１２．３４・・・・・・インバ
ータ、１５．１６・・・・・・ＮＯＲ回路、１７，３２
゜３７・・・・・・ＯＲ回路、２１・・・・・・クロッ
ク信号、２２・・・・・・クロック信号、２３・・・・
・・Ａ／Ｄ変換開始信号、２４・・・・・・中間信号、
２５・・・・・・クロック禁止信号、２６・・・・・・
Ａ／Ｄ変換終了信号、２７・・・・・・変換モード信号
、３１・・・・・・パルス生成回路、３８・・・・・・
スタンバイコントロールレジスタ、３９・・・・・・ホ
ールトモード指定ビット、４０・・・・・・割り込みコ
ントローラ、４１・・・・・・Ａ／Ｄ変換開始信号、４
２・・・・・・中間信号Ａ１４３・・・・・・中間信号
Ｂ、４４・・・・・・パルス信号、４５・・・・・・Ａ
／Ｄ変換終了信号、４８・・・・・・スタンバイコント
ロールレジスタラ（ト信号、４９・・・・・・ホールト
信号。 代環人弁理士内環 晋
第１図での各信号線のタイミング図、第３図は他の実施
例を示すブロック図、第４図は第３図のＣＰＵとＡ／Ｄ
コンバータの詳細なブロック図、第５図は第４図での各
信号線のタイミング図、第６図は従来のマイクロコンピ
ュータを示すブロック図である。 １・・・・・・発振器、２・・・・・・分周回路、３−
・２７． 、４６・・・・・・中央演算処理装置、４，
２８・・・・・・Ａ／Ｄコンバータ、５・・・・・・他
の周辺回路、６，７，３５゜３６・・・・・・ラッチ、
８．９．１９．２０．２９．３０・・・・・・クロック
ドライバ、１０．１１，１２．３４・・・・・・インバ
ータ、１５．１６・・・・・・ＮＯＲ回路、１７，３２
゜３７・・・・・・ＯＲ回路、２１・・・・・・クロッ
ク信号、２２・・・・・・クロック信号、２３・・・・
・・Ａ／Ｄ変換開始信号、２４・・・・・・中間信号、
２５・・・・・・クロック禁止信号、２６・・・・・・
Ａ／Ｄ変換終了信号、２７・・・・・・変換モード信号
、３１・・・・・・パルス生成回路、３８・・・・・・
スタンバイコントロールレジスタ、３９・・・・・・ホ
ールトモード指定ビット、４０・・・・・・割り込みコ
ントローラ、４１・・・・・・Ａ／Ｄ変換開始信号、４
２・・・・・・中間信号Ａ１４３・・・・・・中間信号
Ｂ、４４・・・・・・パルス信号、４５・・・・・・Ａ
／Ｄ変換終了信号、４８・・・・・・スタンバイコント
ロールレジスタラ（ト信号、４９・・・・・・ホールト
信号。 代環人弁理士内環 晋
Claims (1)
- 中央演算処理装置からの命令によりアナログデジタル変
換を開始し、アナログデジタル変換終了後、中央演算処
理装置に対して割り込み信号を出力する形式のアナログ
デジタル変換器を内蔵するマイクロコンピュータにおい
て、第１のクロックドライバと第２のクロックドライバ
と、基本クロック信号の供給を禁止するための回路と、
記憶回路を有し、基本クロック信号を入力とする第１の
クロックドライバの出力はアナログデジタル変換器に接
続され、第２のクロックドライバは中央演算処理装置と
接続され、中央演算処理装置のアナログデジタル変換開
始信号とアナログデジタル変換器のアナログデジタル変
換終了信号は前記記憶回路に接続され、前記記憶回路の
出力がクロック信号の供給を禁止するための回路に接続
され、基本クロック信号の供給を禁止するための回路は
第２のクロックドライバに接続されていることを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119303A JPH02297683A (ja) | 1989-05-11 | 1989-05-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119303A JPH02297683A (ja) | 1989-05-11 | 1989-05-11 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02297683A true JPH02297683A (ja) | 1990-12-10 |
Family
ID=14758083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119303A Pending JPH02297683A (ja) | 1989-05-11 | 1989-05-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02297683A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328624A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | アナログ・ディジタル混在集積回路 |
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
-
1989
- 1989-05-11 JP JP1119303A patent/JPH02297683A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328624A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | アナログ・ディジタル混在集積回路 |
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
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