JPS61128309A - リセツト制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、２系統の発振クロックを切換えて用いるマイ
クロプロセッサのリセット制御回路に関するものである
。

従来の技術 従来マイクロプロセッサにおいて、電源電圧が一定電圧
になる前にリセットをかけるようにして、電源電圧が一
定電圧よシ小さくなった時にグログラム進行が誤動作す
ることを防止している。この目的のために、リセット端
子に定電圧検出回路を接続して動作下限電圧を設定して
いる（例えば特開昭６６−５３７１７号公報）。

一方、従来のマイクロプロセッサにおいては、高速のク
ロックと低速のクロックの切換装置を設け、例えばスタ
ンバイ時においては、通常使用時の高速クロックを低速
クロックに切換えて低消費電力化をはかシ、かつ通常使
用時には再び以前の高速クロックに切換えて処理を行な
っている（例えば特開昭５９−５３２８号公報）。

発明が解決しようとする問題点 上記従来例のような２系統のクロ′ツ、りを切換えて用
いているプロセッサにおいても、リセット端子は一つし
かなく、設定できる動作下限電圧値は一つだけであった
。

このような構成では、高速のクロック使用中に許容でき
る動作下限電圧と低速のクロック使用中に許容できる動
作下限電圧が異なる場合でも・どちらか一方の（多くの
場合高速クロックで許容できる動作下限電圧の方が高い
ため、高速クロックで許容できる動作下限電圧）しか設
定できないという問題点を有していた。

本発明はかかる点に鑑み、簡単な構成で、高速クロック
動作時の動作下限電源電圧と低速クロック動作時の動作
下限電源電圧を設定できるリセット制御装置を提供する
ことを目的とする。

問題点を解決するための手段 本発明は、高速クロックと低速クロックの使用状態を示
すクロック切換信号を出力するクロック切換装置と、上
記クロック切換信号の制御により高速クロック使用時の
み有効となる第１のリセット端子と使用クロックにかか
わらず有効となる第２のリセット端子を備え、上記第１
のリセット端子に高速動作時の動作下限電圧検出回路を
接続し、上記第２のリセット端子に低速動作時の動作下
限電圧検出回路を接続することを特徴とするリセット制
御装置である。

作　　用 本発明は上記の構成により、高速動作時の動作下限電圧
が低速動作時の動作下限電圧より高いとすると、電源電
圧が高速動作時下限電圧より小さくな石と高速クロック
使用時は高速動作時の動作下限電圧検出回路により上記
第１のリセット端子にリセット信号が与えられてプロセ
ッサはリセットされるが、低速クロック使用時はクロッ
ク切換信号の制御により第１のリセット端子は無効であ
りプロセッサはリセットされない。さらに低速クロック
使用時に、電源電圧が低速動作時下限電圧よシ小さくな
ると、低速動作時の動作下限電圧検出回路により上記第
２のリセット端子にリセット信号が与えられ、プロセッ
サはリセットされる。

実施例 第１図は本発明のマイクロプロセッサのリセット制御回
路の実施例のブロック図を示す。

第１図において、１はリセット端子Ａ、２はリセット端
子Ｂ、３はリセット端子Ａ１の出力を反転するＮＯＴゲ
ート、４は高速クロック又は低速クロックの切換信号Ｃ
を出力するクロック切換制御部、５は上記リセット端子
Ｂ２の入力信号と上″　記クロック切換制御部４の出力
Ｃを入−力するＮＯＲゲート、６“は上記ＮＯＴゲート
３の出力と上記ＮＯＲゲート５の出力を入力とするＮＯ
Ｒゲート、′７は上記ＮＯＲゲート６の出力をリセット
入力とし、入力ｄが１Ｌ″の時プロセッサのリセットシ
ーケンスを生成するリセットシーケンス生成部、８は３
．５ｖ検出回路であり、その出力は上記リセット端子Ａ
１に接続され、９は４．６ｖ検出回路でありその出力は
リセット端子Ｂ２に接続されている。

電源電圧は通常６．Ｏｖで使用するものとする。

以上のように構成された本実施例のリセット回クロック
切換制御部４は、高速クロックル低速クロックの切換信
号Ｃを発生する、クロック切換信号Ｃは、高速クロック
使用時に１Ｌ′となシ、低速クロック使用時ｉ＠Ｈ’と
なる。従って、高速クロック使用時、即ちクロック切換
信号がりＩのときは、リセット端子Ｂ２がＬになるとＮ
ＯＲゲート６の出力が′″Ｈ’となり、従ってＮＯＲゲ
ート６の出力が＠Ｌ１となるためリセットシーケンス生
成部７によってプロセッサはリセットされる。しかし、
低速クロック使用時は、クロック切換信号Ｃが１Ｈ”と
なるためリセット端子Ｂ２が＠Ｌ”となってもプロセッ
サはリセットされない。

一方−、リセット端子Ａ１が＠Ｌ”となると、ＮＯＴゲ
ート３の出力が’Ｈ”となり、従ってＮＯＲゲート６の
出力がｇ　Ｉ、　＋ｅとなるため、使用クロックにかか
わらずプロセッサはリセットされる。

３．６ｖ検出回路８は、電源電圧が３．５ｖよシ小さく
なると＠Ｌ″を出力し、３．５ｖ以上の時＠Ｈ″を出力
する。また、４．６ｖ検出回路９は、電源電圧が４．５
ｖより小さくなると＠Ｌ”を出力し、４．６ｖ以上の時
′″Ｈ”を出力する。

なおプロセッサがリセットされた時、クロックは高速ク
ロックがセレクトされるものとする。

第２図に、高速クロックを使用した場合の電源電圧の変
化に対するタイミングチャートを示す。

同図中ａはリセット端子Ａ１の状態、ｂはリセット端子
Ｂの状態、Ｃはクロック切換制御部４の出力であるクロ
ック切換信号、ｄはリセットシーケンス生成部７の入力
の状態を示す。

電源電圧が４．５■より小さいときは、リセット端子Ｂ
２の入力すはｗ　１．　ａであり、高速クロック使用時
はクロック切換信号ＣはＩＩＬＩＩなので、プロセッサ
はリセットされ、電源電圧が４．５ｖ以上になればリセ
ットは解除されて高速動作が行なわれる。

即ち高速クロック発振時は電源電圧が４．５ｖよシ小さ
くなるとリセットされる。

第３図に、低速クロックに切換えた場合の電源電圧の変
化に対するタイミングチャートを示す。

同図中の信号名は第２図と同一である。

パワーオンリセットの時は、高速クロックがセレクトさ
れるので、電源電圧が４．６■より小さい時はプロセッ
サはリセットシーケンスの中にある。

電源電圧が４．５ｖ以上になるとリセット信号ａ。

ｂ共に＠Ｈ″となるので、高速クロックによる動作が行
なわれる。次に命令によりクロックを切換えて低速クロ
ックを使用すると、クロック切換信号Ｃはｗ　ＨＢとな
り、リセット端子Ｂ２の状態はりセットに関して無効と
なる。従ってこの時は、リセット端子Ａ１の状態により
リセットが行なわれる。

即ち低速クロックを使用している場合は、電源電圧が３
．５■より小さくなった時点でリセットが行なわれる。

以上のように本実施例忙よれば、クロック切換信号が＋
１　Ｌ　＃の時即ち高速クロックを使用中のみ有効とな
るリセット端子Ｂ２と、使用クロックにかかわらず有効
となるリセット端子Ａ１を設け、リセット端子Ｂ２には
４．５ｖ検出回路を接続し、リセット端子Ａ１には３．
５ｖ検出回路を接続することによシ、高速クロック使用
時には電源電圧が４．６ｖより小さくなるとリセットし
て、高速動作時の電源異常時に確実にリセットを行ない
、低速クロック使用時即ちパワーセーブ動作の時は、電
源電圧が３．６ｖよシ小さくなった時にリセットをかけ
、低速動作時には電源変動に対してマージンをもたせる
ことができる。

なお、本実施例においてシステムクロックを高速クロッ
クにした時の動作下限電圧を４．５ｖ、低速クロックに
した時の動作下限電圧を３．５■としたが、これらの電
圧は、この値に限るものではなく、そのシステムの状況
に応じた値に設定すればよいものである。

発明の効果 以上述べてきたように、本発明によれば、きわめて簡単
な回路構成で、高速クロック使用時の動作下限電源電圧
と低速クロック使用時の動作下限電源電圧を設定するこ
とができ、その実用的効果はきわめて大なるものがある
。

【図面の簡単な説明】

第１図は本発明における一実施例のリセット制御装置の
ブロック図、第２図は同実施例の高速クロック使用時の
電源電圧の変化に対する動作波形図、第３図は同実施例
の高速クロックから低速クロックに切換えた場合の電源
電圧の変化に対する動作波形図である。 １・・・・・・リセット端子へ、２・・・・・リセット
端子Ｂ、４・・・・・・クロック切換制御部・ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 Ｖｃｃ 第３図 ％ｔ

Claims (1)

【特許請求の範囲】
1. 高速クロックと低速クロックの使用状態を示すクロック
   切換信号を出力するクロック切換回路と、上記クロック
   切換信号の制御により高速クロック使用時のみ有効とな
   る第１のリセット端子と、使用クロックにかかわらず有
   効となる第２のリセット端子と備えたことを特徴とする
   リセット制御回路。