JPH02297789A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にチップ内部のメ
モリセルに記憶されるデータの物理的な配列を調整する
技術に関する。

［従来の技術］ 第１６図は、折返しビット線構成を有する従来の半導体
記憶装置を模式的に表わした図である。

第１６図において、複数のビット線対ＢＬ、ＢＴに直交
するように複数のワードｔＩＪＡＷＬ１．ＷＬ２が配置
されている。ビット線ＢＬとワード線ＷＬ１との交点お
よびビット線ＢＬとワード線ＷＬ２との交点にメモリセ
ルＭＣが設けられている。複数のワード線ＷＬ１．ＷＬ
２は行デコーダ３に接続されている。各ビット線対ＢＬ
、ＢＬにはセンスアンプ４０が接続されている。各ビッ
ト線対ＢＬ、ＢＬはトランジスタ５ａ、５ｂを介して入
出力線対Ｉ１０．Ｉ１０に接続されている。トランジス
タ５ａおよび５ｂは、列デコーダ６の出力により制御さ
れる。

次に、第１６図の半導体記憶装置の動作について説明す
る。読出動作時には、行デコーダ３が、複数のワード線
ＷＬＩ、ＷＬ２のうち１本を選択し、その電位を立上げ
る。その結果、そのワード線に接続されるメモリセルＭ
Ｃに記憶される電荷がそれぞれ対応するビット線ＢＬま
たは１Ｔ上に読出される。続いて、センスアンプ４０が
活性化される。それにより、ビット線ＢＬおよびＢＬ間
に現われる微小な電位差が検知および増幅される。

次に、列デコーダ６が１組のトランジスタ５ａ。

５ｂを選択し、それらを導通させる。それにより、対応
するビット線対ＢＬ、百Ｉが入出力線対■１０、丁７で
に接続される。続出時には、入出力線対Ｉ　１０．　丁
７では、スイッチＳによりリードデータ線対９ａ、９ｂ
に接続される。その結果、ビット線対ＢＬ、ＢＬから入
出力線対Ｉ１０．Ｉ／゛◇−に読出された相補データＲ
Ｄ、ＲＤは、リードデータ線対９ａ、９ｂおよび出力バ
ッファ（図示せず）を介して外部に出力される。

書込動作時には、入力バッファ（図示せず）において、
外部から入力されたデータから相補データＷＤ、ＷＤが
発生される。書込時には、ライトデータ線対１０ａ、１
０ｂがスイッチＳにより入出力線対Ｉ１０．Ｉ１０に接
続される。それにより、相補データＷＤ、ＷＤがライト
データ線対ＩＱａ、１０ｂを介して入出力線対ｌ１０１
丁フ石に与えられる。入出力線対ｌ１０１丁７で上のデ
ータは、読出動作時と同様にして選択されたメモリセル
ＭＣに書込まれる。

外部から与えられるデータがｒＨＪであれば、７’−夕
ＷＤはｒＨＪ　、データＷＤはｒＬＪ　とな”）、それ
ぞれ入出力線Ｉ１０およびＩｌｏを介して、ビット線Ｂ
ＬにはｒＨＪのデータ、ビット線ＢＬにはｒＬＪのデー
タが伝達される。したがって、ビット線ＢＬに接続され
たメモリセルＭＣが選択される場合には、そのメモリセ
ルＭＣにはｒＨＪのデータが書込まれる。ビット線ＢＬ
に接続されたメモリセルＭＣが選択される場合には、外
部から与えられるデータがｒＨＪであっても、そのメモ
リセルＭＣにはｒＬＪのデータが書込まれることになる
。

半導体記憶装置が上記のように構成されているので、外
部的にすべてｒＨＪのデータが書込まれても、第１７図
に示すように、実際には複数のメモリセルＭＣにｒＨＪ
のデータおよびｒＬＪのデータが書込まれることになる
。第１７図において、斜線が施されているメモリセルＭ
ＣにはｒＬＪのデータが書込まれ、残りのメモリセルＭ
ＣにはｒＨＪのデータが書込まれる。

一方、ｌ５ＳＣＣＤｉｇ、Ｔｅｃｈ、Ｐａｐｅｒｓ、ｐ
ｐ、２３８−２３９には、ビット線間の容量によるノイ
ズを低減して余裕度のあるダイナミックＲＡＭが実現で
きるビット線構成として、ツィステッドビット線が提案
されている。そのツィステッドビット線構成を有する半
導体記憶装置の模式図を第１８図に示す。第１８図は第
１６図に対応しており、同一符号が付された部分は相当
部分を表わす。見やすくするために、第１８図では、ワ
ード線、メモリセルなどが省略されている。

第１８図が第１６図と相違する点は、点ＣＰＩ。

ＣＦ２で互いに交差するビット線対ＢＬ、ＢＬと、点Ｃ
Ｐ２．ＣＰ４で互いに交差するビット線対ＢＬ、ＢＬと
が、交互に配列されている点である。

通常、点ＣＰＩ、ＣＰ２．ＣＰ３により区分されるブロ
ックａ、ｂ、ｃ、ｄは、同じ長さを有する。

第１９図は、上記のツィステッドビット線構成のアレイ
に対して外部からすべてｒＨＪのデータが書込まれたと
きの状態を示す。第１９図において、斜線が施されたメ
モリセルＭＣにはｒＬＪのデータ、が書込まれ、残りの
メモリセルＭＣにはｒＨＪのデータが書込まれる。この
ように、チップ内部の複数のメモリセルＭＣに実際に記
憶されるデータの物理的な配列をデータスクランブルと
呼んでいる。

［発明が解決しようとする課題］ 第１９図から明らかなように、それぞれのブロックａ、
ｂ、ｃ、ｄにおいて、メモリセルＭＣに実際に記憶され
るｒＨＪのデータおよび「Ｌ」のデータの配列が異なる
。そのため、半導体記憶装置のテスト時における不良解
析が複雑になる。すなわち、それぞれのブロックａ、ｂ
、ｃ、ｄにおいて記憶されるデータのパターンをすべて
同じにするためには、メモリテスタの側で、書込むべき
データをアドレスに対応して複雑に変化させなければな
らない。したがって、メモリテスタのハードウェアおよ
びソフトウェアの両方の面で大きな負担が生じる。また
、そのような複雑な機能を有さないメモリテスタもあり
、そのメモリテスタでは上記のような半導体記憶装置の
不良解析ができない。

なお、特開昭６３−１８３６９０号公報に、ワード線が
複数の交差部を有するようなダイナミック型ＲＡＭにお
いて、各ワード線に接続される複　　　　　−敗のメモ
リセルに記憶される情報の物理的レベルと論理的レベル
の一致化を図る技術が開示されている。このダイナミッ
ク型ＲＡＭにおいては、対をなすビット線のうち一方お
よび他方が、対をなすデータ線の一方または他方にそれ
ぞれ接続されるか、または、逆に、対をなすデータ線の
他方および一方にそれぞれ接続されている。これにより
、外部から同一のデータが入力されると、１つのワード
線に接続される複数のメモリセルに同一のデータを書込
むことが可能となる。しかし、このような技術を、ビッ
ト線対が交差部を有するような半導体記憶装置に適用す
ることは不可能である。

また、特開昭６１−１６０９００号公報には、テスト時
にＲＡＭに書込まれるデータおよび読出されるデータの
極性を変換することができる書込読出回路が開示されて
いる。この書込読出回路を用いると、ＲＡＭのメモリセ
ル内に記憶されるデータの配列を調整することができる
。しかし、この書込読出回路を用いてテストを行なう場
合には、テストされるＲＡＭの構成に対応した書込読出
回路を用いる必要がある。すなわち、他の構成を有する
ＲＡＭをテストする場合には、書込読出回路のロジック
を変更するかまたはその構成に対応する書込読出回路を
使用する必要がある。そのため、テスト時の取扱いが不
便である。

この発明の目的は、複数のメモリセルに記憶されるデー
タの物理的な配列をチップ内部で調整することができる
半導体記憶装置を得ることである。

［課題を解決するための手段］ 第１および第２の発明にかかる半導体記憶装置は、同一
チップ上に形成される半導体記憶装置であって、複数の
メモリセル、選択手段、少なくとも１組のデータ線対、
入出力手段および経路切替手段を備える。

選択手段は、外部から与えられるアドレス信号に応答し
て複数のメモリセルのいずれかを選択する。データ線対
は、選択手段により選択されたメモリセルに対してデー
タの書込または読出を行なうための第１および第２のデ
ータ線からなる。入出力手段は、相補データを伝達する
第１および第２の経路を有し、外部から与えられる入力
データを相補データとしてデータ線対に与えるかまたは
データ線対から与えられる相補データを出力データとし
て外部に出力する。

経路切替手段は、データ線対と入出力手段との間に結合
される。経路切替手段は、アドレス信号に応答して、第
１および第２の経路を第１および第２のデータ線にそれ
ぞれ結合させるかまたは第１および第２の経路を逆に第
２および第１の経路にそれぞれ結合させる機能を有する
。

第２の発明にかかる半導体記憶装置は、経路切替手段の
機能を有効にするかまたは無効にするかを設定する設定
手段をさらに備える。　　゛［作用］ 第１および第２の発明にかかる半導体記憶装置によると
、データの書込時には、外部から与えられる人力データ
が相補データとしてデータ線対に与えられる。アドレス
信号に基づいて、第１および第２の経路の相補データの
一方および他方が第１および第２のデータ線にそれぞれ
与えられるかまたは逆に第２および第１のデータ線にそ
れぞれ与えられる。

データの読出時には、アドレス信号に基づいて、データ
線対上の相補データの一方および他方が第１および第２
の経路にそれぞれ与えられるかまたは逆に第２および第
１の経路にそれぞれ与えられる。

このように、アドレス信号に基づいて、相補データの通
過する経路が切替えられる。そのため、複数のメモリセ
ルに記憶されるデータの物理的な配列をチップ内部で調
整することができる。したがって、半導体記憶装置のデ
ータスクランブルをチップ内部で容易に調整することが
可能となる。

第２の発明によれば、ユーザにとってデータスクランブ
ルの機能が不要な場合に、その機能を無効にすることが
可能となる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の一実施例による半導体記憶装置の
全体構成を示すブロック図である。また、第２図は、第
１図の半導体記憶装置の主要部の構成を詳細に示す図で
ある。

第１図のメモリセルアレイ１には、第２図に示すように
、複数のワード線ＷＬおよび複数のビット線対ＢＬ、Ｂ
Ｌが互いに交差するように配置されており、それらの各
交点にメモリセルＭＣが設けられている。メモリセルア
レイ１内のワード線ＷＬはワードドライバ２を介して行
デコーダ３に接続されている。メモリセルアレイ１内の
ビット線対ＢＬ、ＢＬはセンスアンプ部４、スイッチ回
路部１１およびＩ１０スイッチ部５を介して列デコーダ
６に接続されている。行アドレスバッファ７および列ア
ドレスバッファ８には、行アドレス信号ＲＡおよび列ア
ドレス信号ＣＡがマルチブレクスされたマルチブレクス
アドレス信号ＭＰＸＡが与えられる。行アドレスバッフ
ァ７は、外部から与えられる行アドレスストローブ信号
ＲＡＳに応答してアドレス信号ＭＰＸＡを行アドレス信
号ＲＡとして行デコーダ３に与える。列アドレスバッフ
ァ８は、列アドレスストローブ信号で■１に応答してア
ドレス信号ＭＰＸＡを列アドレス信号ＣＡとして列デコ
ーダ６に与える。

制御信号発生回路１２は、行アドレス信号ＲＡの一部に
応答して、スイッチ回路部１１を制御するための制御信
号φ１〜φ４を発生する。データの書込時には、外部か
ら与えられる入力データＤＩＮが入力バッファ１０を介
してＩ１０スイッチ部５に与えられる。データの読出時
には、Ｉ１０スイッチ部５に読出されたデータが出力バ
ッファ９を介して出力データＤ。Ｕ□として外部に出力
される。この半導体記憶装置の各部分１〜１２は同一の
チップ１００上に形成されている。

第２図を参照すると、メモリセルアレイ１には、等分点
ＣＰ２．ＣＰ４で互いに交差するビット線対ＢＬ、Ｔｒ
、および等分点ＣＰ１．ＣＰ３で互いに交差するビット
線対ＢＬ、ＢＬが交互に配置されている。等分点ＣＰ２
．ＣＰ４で交差部を持つビット線対ＢＬ、ＢＬをＡタイ
プのビット線対と呼び、等分点ＣＰＩ、ＣＰ３で交差部
を持つビット線対ＢＬ、ＢＬをＢタイプのビット線対と
呼ぶことにする。また、等分点ＣＰＩ、ＣＰ２．ＣＰ３
により区分される４つの領域をそれぞれブロックａ、ｂ
、ｃ、ｄと呼ぶことにする。この半導体記憶装置におい
ては、各ビット線対の複数箇所に交差部を設けることに
より、対をなすビット線の各々がそれに隣接する他のビ
ット線対から受ける容量結合雑音が全く同一になり、ビ
ット線対上の電位差の低下が抑制される。

各ビット線対ＢＬ、ＢＬにはセンスアンプ４０が接続さ
れている。各ビット線対ＢＬ、百丁はトランジスタ５ａ
、５ｂを介して入出力線対Ｉ１０゜Ｉｌｏに接続されて
いる。Ａタイプの各ビット線ＢＬ、ＢＬにはスイッチｌ
ｌａが設けられ、Ｂタイプの各ビット線対ＢＬ、ＢＬに
はスイッチ１１ｂが設けられている。スイッチｌｌａは
、第１図の制御信号発生回路１２から与えられる制御信
号φ１．φ２に応答して、ビット線ＢＬおよびミニをそ
れぞれ入出力線Ｉ１０および丁７万に接続するかまたは
逆にそれぞれ入出力線Ｉ１０およびＩｌｏに接続する。

スイッチ１１ｂは、第１図の制御信号発生回路１２から
与えられる制御信号φ３゜φ４に応答して、ビット線Ｂ
ＬおよびＢＬをそれぞれ入出力線Ｉ１０および丁７万に
接続するかまたは逆にそれぞれ入出力線Ｉ１０およびＩ
ｌｏに接続する。

第３図にスイッチ回路１１ａおよび１１ｂの詳細な回路
図を示す。スイッチ回路１１ａは、トランジスタＱ１〜
Ｑ４を含む。トランジスタＱ１はビット線ＢＬとノード
Ｎ２との間に接続され、トランジスタＱ２はビット線Ｂ
ＬとノードＮ１との間に接続される。トランジスタＱ３
はビット線ＢＬとノードＮ１との間に接続され、トラン
ジスタＱ４はビット線ＢＬとノードＮ２との間に接続さ
れる。トランジスタＱｌ、Ｑ２のゲートには制御信号φ
１が与えられ、トランジスタＱ３．Ｑ４のゲートには制
御信号φ２が与えられる。スイッチ回路１１ｂはトラン
ジスタＱ５〜Ｑ８を含む。スイッチ回路１１ｂの構成は
、スイッチ回路１１ａの構成と同様である。トランジス
タＱ５．Ｑ６のゲートには制御信号φ３が与えられ、ト
ランジスタＱ７．Ｑ８のゲートには制御信号φ４が与え
られる。

第４図に制御信号発生回路１２の構成を示す。

デコード回路１３は、行アドレス信号ＲＡの２ビツトを
プリデコードしてデコード信号Ｘ１〜Ｘ４を発生する。

ＮＯＲゲート０１〜Ｇ４のそれぞれの２つの入力端子に
は、デコード信号Ｘ１〜Ｘ４のうち２つが与えられる。

ＮＯＲゲート０１〜Ｇ４の出力端子からは、それぞれ制
御信号φ１〜φ４が出力される。待機時には、デコード
信号Ｘ１〜Ｘ４はすべてｒＬＪレベルとなっている。そ
のため、制御信号φ１〜φ４はすべてｒＨＪレベルとな
っている。書込時および読出時には、デコード信号Ｘ１
〜Ｘ４のうちいずれが１つがｒＨＪレベルになる。これ
により、制御信号φ１およびφ２または制御信号φ３お
よびφ４が「Ｌ」レベルに変化する。

次に、第１図〜第４図および第５図を参照しながら、入
力データＤＩＮとして外部からｒＨＪのデータが書込ま
れる場合の動作について説明する。

なお、行デコーダ３によりブロックａ内のワード線ＷＬ
が選択されるときにはデコード信号Ｘ１がｒＨＪレベル
となる。同様に、ブロックｂ内のワード線ＷＬ、ブロッ
クＣ内のワード線ＷＬ、ブロックｄ内のワード線ＷＬが
選択されるときには、それぞれデコーダ信号Ｘ２．Ｘ３
．Ｘ４がｒＨＪレベルとなる。第５図において、「１」
はｒＨＪレベルに対応し、「０」は「Ｌ」レベルに対応
する。

（１）　ブロックａ内のワード線が選択された場合の動
作 ブロックａ内のワード線ＷＬが選択されると、デコード
信号Ｘ１がｒＨＪレベルになる。これにより、制御信号
φ１．φ３がｒＨＪレベルからｒＬＪレベルに変化し、
スイッチ回路１１ａ内のトランジスタＱ１．Ｑ２および
スイッチ回路１１ｂ内のトランジスタＱ５．Ｑ６が非導
通となる。

その結果、Ａタイプのビット線ＢＬおよび丁τはそれぞ
れ入出力線Ｉ１０およびＩｌｏに接続され、Ｂタイプの
ビット線ＢＬおよび゛「Ｔもそれぞれ入出力線Ｉ１０お
よび１７でに接続される（第３図および第５図）。した
がって、Ａタイプのビット線対に関してもＢタイプのビ
ット線対に関しても、ビット線ＢＬに接続されるメモリ
セルＭＣにはｒＨＪのデータが書込まれ、ビット線ＢＬ
に接続されるメモリセルＭＣにはｒＬＪのデータが書込
まれる。

（２）　ブロックｂ内のワード線が選択された場合の動
作 ブロックｂ内のワード線ＷＬが選択されると、デコード
信号ｘ２がｒＨＪレベルになる。これにより、制御信号
φ２およびφ３がｒＬＪレベルとなり、スイッチ回路１
１ａ内のトランジスタＱ３゜Ｑ４およびスイッチ回路１
１ｂ内のトランジスタＱ５．Ｑ６が非導通となる。その
結果、Ａタイプのビット線ＢＬおよびＩＴがそれぞれ入
出力線丁フ万およびＩｌｏに接続され、Ｂタイプのビッ
ト線ＢＬおよび丁ｒがそれぞれ入出力線Ｉ１０およびＩ
ｌｏに接続される。したがって、Ａタイプのビット線対
に関しては、ビット線ＢＬに接続されるメモリセルＭＣ
にｒＬＪのデータが書込まれ、ビット線ＢＬに接続され
るメモリセルＭＣにｒＨＪのデータが書込まれる。Ｂタ
イプのビット線対に関しては、ビット線ＢＬに接続され
るメモリセルＭＣにｒＨＪのデータが書込まれ、ビット
線丁τに接続されるメモリセルＭＣにｒＬＪのデータが
書込まれる。

第６図において、斜線が施されたメモリセルＭＣにｒＬ
Ｊのデータが記憶され、残りのメモリセルＭＣにｒＨＪ
のデータが記憶される。第６図に示すように、ブロック
ｂのメモリセルＭＣに記憶されるデータの配列は、ブロ
ックＡのメモリセルＭＣに記憶されるデータの配列と全
く同じになる。

ブロックＣ内のワード線が選択された場合には、Ａタイ
プのビット線ＢＬおよびＢＬがそれぞれ入出力線Ｉ１０
およびＩｌｏに接続され、Ｂタイプのビット線ＢＬおよ
び１τがそれぞれ人出カ線了１０およびＩｌｏに接続さ
れる。また、ブロックｄ内のワード線が選択された場合
には、Ａタイプのビット線ＢＬおよびＢＬがそれぞれ入
出力線■１０および−「７で−に接続され、Ｂタイプの
ビット線ＢＬおよびＢＬがそれぞれ入出力線丁７万およ
びＩｌｏに接続される。このようにして、第６図に示す
ように、すべてのブロックａ−ｄにおいて、メモリセル
ＭＣに記憶されるデータの配列が全く同一になる。

なお、スイッチ回路１１ａ、ｌｌｂをセンスアンプ４０
に対してビット線対ＢＬ、ＢＬ側に設けることも考えら
れる。読出時には、センスアンプ４０によりノードＮＡ
およびＮＢの電位は電源電位ＶｃｃおよびＯｖに増幅さ
れる。この場合、ビット線対ＢＬ、ＢＬとセンスアンプ
４ｏとの間にスイッチ回路１１ａ、ｌｌｂが設けられて
いると、ｒＨＪレベルの電位が、電源電位Ｖｃｃがらス
イッチ回路１１ｇまたは１１ｂ内のトランジスタのしき
い値電圧ＶＴＨ分だけ低下する。そのため、メモリセル
ＭＣに再書込みされる電位は電源電位Ｖｃｃよりも低く
なる。書込時にも同様である。

このような電位の低下を回避するためには制御信号φ１
〜φ４を電源電位Ｖｃｃよりも高い電位に昇圧するか、
または、スイッチ回路１１ａまたは１１ｂ内のＮチャネ
ルトランジスタと対になるＰチャネルトランジスタを設
ける必要がある。これは、レイアウトや回路構成上不利
になる。第２図に示される実施例においては上記のよう
な問題がなく、制御も容易であり、レイアウトおよび回
路構成上有利になる。

ここで、第７図を参照しながら、半導体記憶装置のテス
トに用いられるメモリテスタについて説明する。磁気デ
ィスク１０１、磁気テープ１０２などに記憶されている
システムプログラムおよびテストプログラムが中央処理
装置（ＣＰＵ）１０３内のメインメモリに入力される。

中央処理装置１０３は、テストプログラムに従って高速
度コントローラ１０４を制御する。これにより、高速度
コントローラ１０４内部のテストパターンジエネレーク
およびタイミングジェネレータからアドレス信号、デー
タおよび各種制御信号が発生される。

これらの信号は、テストステーション１０５およびブロ
ーμ１０６を経てテストチップ１００に印加される。テ
ストチップ１００から読出されるデータは、テストステ
ーション１０５に内蔵されたコンパレータによって、期
待値データと比較される。このようにして、テストチッ
プ１００の良否が判定される。なお、このメモリテスタ
の電源は安定化電源１０８から供給される。

第８図は、この発明の他の実施例による半導体記憶装置
の主要部の構成を示す図である。第８図の実施例では、
スイッチ回路１１ｃが入出力線対Ｉ１０．Ｉ１０とスイ
ッチＳとの間に設けられている。スイッチ回路１１Ｃは
、第９図に示すように、トランジスタＱ９〜Ｑ１２を含
む。トランジスタＱ９はスイッチＳの端子ａと入出力線
１１０との間に接続され、トランジスタＱＩＯはスイッ
チＳの端子すと入出力線Ｉ１０との間に接続されている
。トランジスタＱｌｌはスイッチＳの端子ａと入出力線
Ｉ１０との間に接続され、トランジスタＱ１２はスイッ
チＳの端子すと入出力線１／百との間に接続されている
。トランジスタＱ９゜Ｑ１０のゲートには制御信号φ５
が与えられ、トランジスタＱｌｌ、Ｑ１２のゲートには
制御信号φ６が与えられる。

制御信号φ５およびφ６は、第１０図に示される制御信
号発生回路１２ａから発生される。制御信号発生回路１
２ａは、デコード回路１３、相補信号発生回路１４、Ｏ
Ｒゲート０１１〜Ｇ１４、ＡＮＤゲート０１５〜Ｇ１８
およびＮＯＲゲートＧ１９．Ｇ２０を含む。デコード回
路１３は、第４図のデコード回路１３と同様に、行アド
レス信号ＲＡのうち２ビツトをデコードしてデコード信
号Ｘ１〜Ｘ４を発生する。相補信号発生回路１４は、列
アドレス信号ＣＡのうち１ビツトを受け、互いに相補な
列選択信号Ｙｌ、Ｙ了を発生する。

第１１図に示すように、行デコーダ３によりブロックａ
、　　ｂ、　　ｃ、　　ｄのうちいずれか１つが選択さ
れると、デコード信号Ｘｉ、Ｘ２．Ｘ３．Ｘ４のうちい
ずれか１つがｒＨＪレベル（ｒｌＪ　）となる。待機時
には、列選択信号Ｙｌ、ＹｌはｒＬＪレベルとなってい
る。書込時または読出時に列デコーダ６によりＡタイプ
のビット線対が選択されると、列選択信号Ｙ１はｒＨＪ
レベル（ｒｌＪ　）に変化する。列デコーダ６によりＢ
タイプのビット線対が選択されたときには、列選択信号
■］がｒＨＪレベル（ｒｌＪ　）に変化する。このよう
にして、制御信号発生回路１２ａのＮＯＲゲートＧ１９
、Ｇ２０から出力される制御信号φ５．φ６のうちいず
れか一方がｒＨＪレベルとなる。制御信号φ６がｒＨＪ
レベルであるときには、スイッチＳの端子ａおよびｂが
それぞれ入出力線１１０および丁７でに接続される。制
御信号φ５がｒＨＪレベルであるときには、スイッチＳ
の端子ａおよびｂがそれぞれ入出力線Ｉ１０およびＩｌ
ｏに接続される。

次に、第８図〜第１１図を参照しながら、ブロックｂ内
のワード線が選択された場合の動作について説明する。

ここでは、外部から入力データＤ１ＮとしてすべてｒＨ
Ｊのデータが書込まれると仮定する。

行デコーダ３（第１図）によりブロックｂ内のワード線
が選択されると、デコード信号Ｘ２がｒＨＪレベルとな
る。その後、列デコーダ６により複数のビット線対ＢＬ
、ＢＬのうちいずれか１つが選択される。Ａタイプのビ
ット線対が選択されると、列選択信号Ｙ１がｒＨＪレベ
ルとなる。

その結果、制御信号φ５がｒＨＪレベル、制御信号φ６
がｒＬＪレベルとなる。そのため、第９図において、端
子ａが入出力線Ｔ７？５に接続され、端子すが人出力線
Ｉ１０に接続される。したがって、ビット線ＢＬに接続
されるメモリセルにはｒＨＪのデータが書込まれ、ビッ
ト線ＢＬに接続されるメモリセルにはｒＬＪのデータが
書込まれる。

Ｂタイプのビット線対が選択されると、列選択信号７丁
がｒＨＪレベルに変化する。その結果、端子ａが入出力
線Ｉ１０に接続され、端子すが入出力線Ｉ１０に接続さ
れる。したがって、ビット線ＢＬに接続されるメモリセ
ルにはｒＨＪのデータが書込まれ、ビット線ＢＬに接続
されるメモリセルにはｒＬＪのデータが書込まれる。

他のブロックａ、ｃ、ｄが選択された場合にも、第１１
図に示される論理に従って第９図に示されるスイッチ回
路１１ｃの切替が行なわれる。その結果、第６図に示す
ように、すべてのブロックａ。

ｂ、　　ｃ、　　ｄにおいて、メモリセルＭＣに記憶さ
れるデータの物理的な配列が同一になる。

第１２図は、この発明のさらに他の実施例による半導体
記憶装置の主要部の構成を示す図である。

この実施例では、２組の入出力線対１１０Ａ、１１０Ａ
およびｌ１０Ｂ、ｌ１０Ｂが設けられている。Ａタイプ
のビット線対ＢＬ、ＢＬは入出力線対１１０Ａ、ｌ１０
Ａに接続され、Ｂタイプのビット線対ＢＬ、ＢＬは入出
力線対１１０Ｂ、Ｉ／百１に接続されている。入出力線
対ｌ１０Ａ、１１０Ａにはスイッチ回路１１ａが接続さ
れ、入出力線対１１０Ｂ、ｌ１０Ｂにはスイッチ回路１
１ｂが接続されている。

スイッチ回路１１ａ、ｌｌｂの構成は、第３図に示され
るスイッチ回路１１　ａ、　　１　ｌ　ｂの構成と同様
である。また、制御信号φ１〜φ４は、第４図に示され
る制御信号発生回路１２から発生される。したがって、
スイッチ回路１１ａ、ｌｌｂは、第５図に示される論理
に従って動作する。

この実施例では、列デコーダ６によりＡタイプのビット
線対が選択された場合には、外部から与えられるデータ
は、スイッチ回路１１ａおよび入出力線対ｌ１０Ａ、ｌ
１０Ａを介して書込まれる。

また、列デコーダ６によりＢタイプのビット線対が選択
された場合には、外部から与えられたデータは、スイッ
チ回路１１ｂおよび入出力線対ｌ１０Ｂ、ｌ１０Ｂを介
して書込まれる。その結果、第６図に示されるように、
すべてのブロックａ。

ｂ、ｃ、ｄにおいて、メモリセルＭＣに記憶されるデー
タの物理的な配列が同一になる。

第１３図は、この発明のさらに他の実施例による半導体
記憶装置の主要部の構成を示す図である。

この実施例では、書込用スイッチ回路１１ｄが入力バッ
ファ１０内に設けられ、読出用スイッチ回路１１ｅが出
力バッファ９内に設けられている。

第１３図を参照すると、入力バッファ１ｏは、データラ
ッチ２１、相補信号発生回路２２および書込ドライバ２
３を含む。書込ドライバ２３と入出力線対Ｉ１０．Ｉ１
０との間に書込用スイッチ１１ｄが接続されている。デ
ータラッチ２１は、書込時に外部から与えられる入力デ
ータＤＩＮをラッチして入力データＷＤ２として出力す
る。相補信号発生回路２２は、入力データＷＤ２から相
補データＷＤＩ、ＷＤＩを発生する。書込ドライバ２３
は、相補データＷＤＩ、ＷＤＩを相補データＷＤ、ＷＤ
として書込用スイッチ回路１１ｄに与える。書込用スイ
ッチ回路１１ｄは、制御信号φ５．φ６に応答して、相
補データＷＤおよび７丁をそれぞれ入出力線Ｉ１０およ
び丁７万に与えるかまたは逆にそれぞれ入出力線Ｉ１０
および■１０に与える。

出力バッファ９は、プリアンプ２５、データラッチ２６
、相補信号発生回路２７および出力回路２９を含む。読
出用スイッチ回路１１ｅは、相補信号発生回路２７と出
力回路２９との間に接続されている。プリアンプ２５は
、読出時に、入出力線対Ｉ１０．Ｉ１０上に読出された
データを増幅してそれを出力データＲＤ２として出力す
る。データラッチ２６は、出力データＲＤ２をラッチし
てそれを出力データＲＤＩとして出力する。相補信号発
生回路２７は、出力データＲＤＩがら相補データＲＤ、
ＴＴ５を発生する。読出用スイッチ回路１１ｅは、制御
信号φ５．φ６に応答して、相補データＲＤおよび１■
をそれぞれ出力回路２９の入力端子ｆおよびｇに与える
がまたは逆にそれぞれ入力端子ｇおよびｆに与える。出
力回路２９は、相補データＲＤ、ＲＤを受け、最終的に
外部にｒＨＪまたはｒＬＪの出力データＤ。υ７を出力
する。

書込用スイッチ回路１１ｄおよび読出用スイッチ回路ｌ
ｉｅの各々の構成は、第９図に示されるスイッチ回路１
１ｃの構成と同様である。また、制御信号φ５．φ６は
、第１０図に示される制御信号発生回路１２ａにより発
生される。この実施例においても、第６図に示されるよ
う龜、すべてのブロックａ、ｂ、ｃ、ｄにおいて、メモ
リセルＭＣに記憶されるデータの物理的な配列が同一に
なる。

第１３図の実施例では、書込用スイッチ回路１１ｄは、
データＤＩＮを受ける入力端子２４よりもできる限り後
段に設けられる。これにより、列アドレスが決定するま
でにデータが入出力線対Ｉ１０、Ｉ１０近くまで入力さ
れる。そのため、列アドレスが決まり次第、そのデータ
が直ちにメモリセルに書込まれる。読出時にはデータの
流れが逆であるので、同様な理由により、読出用スイッ
チ回路１１ｅは出力端子２８の近くに設けられる方がよ
い。しかし、読出時には列アドレスが決定してからデー
タがビット線ＢＬ、ＢＬおよび入出力線対Ｉ１０．Ｉ１
０を介して出力されるので、必ずしも読出用スイッチ回
路１１ｅは出力端子２８の近くに設けられなくてもよい
。

第１４図は、この発明のさらに他の実施例にょる半導体
記憶装置の構成を示すブロック図である。

この実施例では、スイッチ回路部１１によるデータスク
ランブルを有効または無効に設定することができる。

第１４図を参照すると、チップ１００上にモード切替用
パッド３１が形成されている。モード切替用パッド３１
にはモード切替回路３０が接続されている。たとえば、
モード切替用パッド３１が、接地電位Ｖ５５を受ける接
地端子３２に接続されると、モード切替回路３０は、デ
ータスクランブルを無効にするためのｒＨＪレベルのス
クランブルディスエーブル信号とＳＤＥを発生する。デ
ータスクランブルが有効な場合には、スクランブルディ
スエーブル信号ＳＤＥはｒＬＪレベルとなっている。制
御信号発生回路１２ｂは、ｒＨＪレベルのスクランブル
ディスエーブル信号ＳＤＥに応答して、データスクラン
ブルを無効にする。

第１５図に、制御信号発生回路１２ｂの詳細な回路構成
を示す。制御信号発生回路１２ｂは、デコード回路１３
、インバータＧ２１、ＯＲゲートＧ２２．Ｇ２３、ＮＯ
ＲゲートＧ２４．Ｇ２５、およびＮＡＮＤゲートＧ２６
．Ｇ２７を含む。スクランブルディスエーブル信号ＳＤ
ＥがｒＨＪレベルであるときには、ＮＯＲゲートＧ２４
およびＧ２５からそれぞれ出力される制御信号φ１およ
びφ３は常時ｒＬＪレベルとなる。このとき、ＮＡＮＤ
ゲートＧ２６およびＧ２７からそれぞれ出力される制御
信号φ２およびφ４は常時ｒＨＪレベルとなる。そのた
め、第３図に示されるスイッチ回路１１ａ、ｌｌｂは、
常時、ビット線ＢＬおよび■τをそれぞれ入出力線Ｉ１
０およびＩｌｏに接続する。すなわち、スイッチ回路１
１ａ、１１ｂによるデータスクランブル機能が無効とな
る。

データスクランブル機能は、半導体記憶装置のテストを
行なうメーカにとっては必要なものであるが、ユーザに
とっては不要な場合も多いので、第１４図の実施例に設
けられるようなデータスクランブルを無効にする機能は
有用である。

なお、上記実施例においては、この発明がツィステッド
ピット線構成を有する半導体記憶装置に適用されている
が、これに限られず、この発明は、その他の構成のメモ
リセルアレイを有する半導体記憶装置にも適用すること
ができる。

［発明の効果コ 以上のように第１および第２の発明によれば、相補デー
タの経路を切替える経路切替手段によって、複数のメモ
リセルに記憶されるデータの物理的な配列が所望の配列
になるように、チップ内部で調整することができる。そ
のため、複雑なアレイ構成を有する半導体記憶装置にお
いても、簡単なメモリテスタを使用することにより、開
発時の不良解析等を容易に行なうことができる。したが
って、テストに要するコストひいてはチップコストが安
くなり、安価な半導体記憶装置を提供することが可能と
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の全
体構成を示すブロック図である。第２図は第１図の半導
体記憶装置の主要部の詳細な構成を示す図である。第３
図は第２図の半導体記憶装置に含まれるスイッチ回路の
構成を示す回路図である。第４図は第１図に示される制
御信号発生回路の構成を示す回路図である。第５図はス
イッチ回路の動作を説明するための図である。第６図は
第１図の半導体記憶装置において複数のメモリセルに記
憶されるデータの配列を説明するための模式図である。 第７図はメモリテスタの基本的な構成を示すブロック図
である。第８図はこの発明の他の実施例による半導体記
憶装置の主要部の構成を示す図である。第９図は第８図
の半導体記憶装置に含まれるスイッチ回路の構成を示す
回路図である。第１０図は第８図の実施例による半導体
記憶装置に含まれる制御信号発生回路の構成を示す回路
図である。第１１図は第９図のスイッチ回路の動作を説
明するための図である。第１２図はこの発明のさらに他
の実施例による半導体記憶装置の主要部の構成を示す図
である。第１３図はこの発明のさらに他の実施例による
半導体記憶装置の一部の構成を示すブロック図である。 第１・４図はこの発明のさらに他の実施例による半導体
記憶装置の全体構成を示すブロック図である。第１５図
は第１４図の半導体記憶装置に含まれる制御信号発生回
路の構成を示す回路図である。第１６図は従来の半導体
記憶装置の主要部の構成を示す図である。第１７図は第
１６図の半導体記憶装置において複数のメモリセルに記
憶されるデータの配列を示す図である。第１８図はツィ
ステッドピット線構成を有する従来の半導体記憶装置の
主要部の構成を示す図である。第１９図は第°１８図の
半導体記憶装置において複数のメモリセルに記憶される
データの配列を示す図である。 図において、１はメモリセルアレイ、３は行デコーダ、
４はセンスアンプ部、５はＩ１０スイッチ部、６は列デ
コーダ、９は出力バッファ、１０は入力バッファ、１１
はスイッチ回路部、１２゜１２ａ、１２ｂは制御信号発
生回路、１１ａ、１１　ｂ、　　１１　ｃ、　　１１　
ｄ、　　１１　ｅはスイッチ回路、ＷＬはワード線、Ｂ
Ｌ、ＢＬはビット線対、ＭＣは°メモリセル、Ｉｌｏ、
Ｉｌｏは人出力線対である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）同一チップ上に形成される半導体記憶装置であっ
   て、 複数のメモリセル、 外部から与えられるアドレス信号に応答して前記複数の
   メモリセルのいずれかを選択する選択手段、 前記選択手段により選択されたメモリセルに対してデー
   タの書込または読出を行なうための第１および第２のデ
   ータ線からなる少なくとも１組のデータ線対、 相補データを伝達する第１および第２の経路を有し、外
   部から与えられる入力データを相補データとして前記デ
   ータ線対に与えるかまたは前記データ線対から与えられ
   る相補データを出力データとして外部に出力する入出力
   手段、および 前記データ線対と前記入出力手段との間に結合される経
   路切替手段を備え、 前記経路切替手段は、前記アドレス信号に応答して前記
   第１および第２の経路を前記第１および第２のデータ線
   にそれぞれ結合させるかまたは前記第１および第２の経
   路を逆に前記第２および第１の経路にそれぞれ結合させ
   る機能を有する、半導体記憶装置。
2. （２）前記経路切替手段の前記機能を有効にするかまた
   は無効にするかを設定する設定手段をさらに備える請求
   項１に記載の半導体記憶装置。