JPH09147597A - メモリ集積回路チップ、その製造方法及びその試験方法 - Google Patents
メモリ集積回路チップ、その製造方法及びその試験方法Info
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- JPH09147597A JPH09147597A JP7311706A JP31170695A JPH09147597A JP H09147597 A JPH09147597 A JP H09147597A JP 7311706 A JP7311706 A JP 7311706A JP 31170695 A JP31170695 A JP 31170695A JP H09147597 A JPH09147597 A JP H09147597A
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 効率良く試験が行えるメモリセル、および複
雑な回路トポロジーを有する半導体ＩＣを試験するため
方法を提供する。 【解決手段】 予め規定された回路トポロジーのメモリ
集積回路チップはオンチップのトポロジー論理ドライバ
を有する。トポロジー論理ドライバは、メモリアレイの
回路トポロジー内でのアドレスされたメモリセルの位置
に基づいて、メモリＩＣ内のアドレスされたメモリセル
に書き込まれ及びメモリセルから読み出されたデータを
選択的に反転する。トポロジー論理ドライバは好ましく
は、回路トポロジーを規定するブール関数を具現化する
論理回路である。このようなメモリＩＣｓを試験し製造
するための方法も開示されている。
雑な回路トポロジーを有する半導体ＩＣを試験するため
方法を提供する。 【解決手段】 予め規定された回路トポロジーのメモリ
集積回路チップはオンチップのトポロジー論理ドライバ
を有する。トポロジー論理ドライバは、メモリアレイの
回路トポロジー内でのアドレスされたメモリセルの位置
に基づいて、メモリＩＣ内のアドレスされたメモリセル
に書き込まれ及びメモリセルから読み出されたデータを
選択的に反転する。トポロジー論理ドライバは好ましく
は、回路トポロジーを規定するブール関数を具現化する
論理回路である。このようなメモリＩＣｓを試験し製造
するための方法も開示されている。
Description
【０００１】
【発明の属する技術分野】本発明は、オンチップのトポ
ロジー復号化回路を有するメモリ集積回路に関するもの
である。本発明はまた、このような回路を試験および製
造するための方法に関するものである。
ロジー復号化回路を有するメモリ集積回路に関するもの
である。本発明はまた、このような回路を試験および製
造するための方法に関するものである。
【０００２】
【発明が解決しようとする課題】メモリ集積回路（ＩＣ
ｓ）は、２進値データを示す電荷を蓄積するために使用
される数百万ものメモリセルからなるメモリアレイを有
している。例えば、メモリセル内にける電荷の存在は一
般的には２進値の「１」の値と同じであり、また電荷が
無いことは一般的には２進値の「０」の値と等しいもの
である。メモリセルは列ラインと行ライン上でアドレス
信号を介してアクセスされる。アクセスされた場合、デ
ジットないしビットラインを介してアドレスされたメモ
リセルにデータが書き込まれ又はこれからデータが読み
出される。メモリアレイ内のメモリセル、列ライン、お
よび行ラインは、通常は回路「トポロジー」と称される
特定のレイアウトないし形状で配列されている。回路ト
ポロジーは種々の設計されたメモリＩＣｓの間で大きく
異なっている。多くのメモリ回路トポロジーの内で見出
だされた１つの共通のデザインは「折り返しビットライ
ン（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ）」構造である。
折り返しビットライン構造においては、ビットラインは
対で配列され、各対には相補的な２進値信号が割り当て
られる。例えば、対内の１つのビットラインは２進値信
号ＤＡＴＡ専用であり、他のビットラインは相補的な２
進値信号ＤＡＴＡ* 専用である。（アスタリスク＊符号
は２進値補数を示すために使用される。）
ｓ）は、２進値データを示す電荷を蓄積するために使用
される数百万ものメモリセルからなるメモリアレイを有
している。例えば、メモリセル内にける電荷の存在は一
般的には２進値の「１」の値と同じであり、また電荷が
無いことは一般的には２進値の「０」の値と等しいもの
である。メモリセルは列ラインと行ライン上でアドレス
信号を介してアクセスされる。アクセスされた場合、デ
ジットないしビットラインを介してアドレスされたメモ
リセルにデータが書き込まれ又はこれからデータが読み
出される。メモリアレイ内のメモリセル、列ライン、お
よび行ラインは、通常は回路「トポロジー」と称される
特定のレイアウトないし形状で配列されている。回路ト
ポロジーは種々の設計されたメモリＩＣｓの間で大きく
異なっている。多くのメモリ回路トポロジーの内で見出
だされた１つの共通のデザインは「折り返しビットライ
ン（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ）」構造である。
折り返しビットライン構造においては、ビットラインは
対で配列され、各対には相補的な２進値信号が割り当て
られる。例えば、対内の１つのビットラインは２進値信
号ＤＡＴＡ専用であり、他のビットラインは相補的な２
進値信号ＤＡＴＡ* 専用である。（アスタリスク＊符号
は２進値補数を示すために使用される。）
【０００３】メモリセルは折り返し対内のビットライン
のいずれかに接続されている。読み出しおよび書き込み
動作の間において、ビットラインは、メモリセルに書き
込まれまたはこれから読み出されるデータ内容に応じて
対向する電圧レベルで駆動される。説明の便宜上、以下
の説明では２進値「１」を示す電荷を保持したメモリセ
ルの読み出し動作について説明する。対内の両ビットラ
インの電位は最初は、２．５ボルトのような中間電圧レ
ベルにされる。次いで、アドレスされたメモリセルがア
クセスされそこに保持された電荷はビットラインの１つ
に転送され、そのビットラインの電圧を対の一方より僅
かに上に上げる。センス増幅器、あるいは同様な回路
が、ビットライン対上の電圧差を感知し、また最初のビ
ットライン上の電圧を例えば５ボルトに増大し、また２
番目のビットライン上の電圧を例えば０ボルトに減少す
ることにより、この電圧差を増大させている。折り返し
ビットラインへこれにより相補的な形態でデータを出力
する。
のいずれかに接続されている。読み出しおよび書き込み
動作の間において、ビットラインは、メモリセルに書き
込まれまたはこれから読み出されるデータ内容に応じて
対向する電圧レベルで駆動される。説明の便宜上、以下
の説明では２進値「１」を示す電荷を保持したメモリセ
ルの読み出し動作について説明する。対内の両ビットラ
インの電位は最初は、２．５ボルトのような中間電圧レ
ベルにされる。次いで、アドレスされたメモリセルがア
クセスされそこに保持された電荷はビットラインの１つ
に転送され、そのビットラインの電圧を対の一方より僅
かに上に上げる。センス増幅器、あるいは同様な回路
が、ビットライン対上の電圧差を感知し、また最初のビ
ットライン上の電圧を例えば５ボルトに増大し、また２
番目のビットライン上の電圧を例えば０ボルトに減少す
ることにより、この電圧差を増大させている。折り返し
ビットラインへこれにより相補的な形態でデータを出力
する。
【０００４】折り返しビットライン構造の１つの例が撚
りビットライン構造である。図１は、アレイを横切る接
続点２０においてフリップないし撚られたビット対Ｄ０
／Ｄ０* −Ｄ３／Ｄ３* を有する撚りビットライン構造
を示したものである。メモリセルはアレイを通じてビッ
トライン対に接続されている。ビットライン対Ｄ０／Ｄ
０* に接続された代表的なメモリセル２２ａ−２２ｎお
よび２４ａ−２４ｎを示した。撚りビットライン構造
は、チップ動作の間におけるビット−ライン干渉ノイズ
を低減する技術から派生したものである。このようなノ
イズはメモリサイズの増大とともに一層問題となってい
る。よって、撚りビットライン構造は、６４メガＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）のような、大型のメモリに使用されてい
る。
りビットライン構造である。図１は、アレイを横切る接
続点２０においてフリップないし撚られたビット対Ｄ０
／Ｄ０* −Ｄ３／Ｄ３* を有する撚りビットライン構造
を示したものである。メモリセルはアレイを通じてビッ
トライン対に接続されている。ビットライン対Ｄ０／Ｄ
０* に接続された代表的なメモリセル２２ａ−２２ｎお
よび２４ａ−２４ｎを示した。撚りビットライン構造
は、チップ動作の間におけるビット−ライン干渉ノイズ
を低減する技術から派生したものである。このようなノ
イズはメモリサイズの増大とともに一層問題となってい
る。よって、撚りビットライン構造は、６４メガＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）のような、大型のメモリに使用されてい
る。
【０００５】撚りビットライン構造は単純な折り返しビ
ットライン構造よりも複雑なトポロジーを持っている。
図１のレイアウトのメモリセルにアクセスすることはよ
り複雑となる。例えば、撚り接続点２０のいずれか側上
のメモリセルに対して異なるアドレスが使用される。メ
モリＩＣｓにおけるメモリ容量の増大、さらにはサイズ
の維持ないし減少とともに、その他のノイズ問題やレイ
アウト上の制約によってより複雑な形状とせざるを得な
くなっている。この結果、これらの回路のトポロジーは
より一層複雑となり、また各層の複雑さがトポロジーを
表示する等式に別の項を付加することから数学的に表現
することがより困難となる。これがアドレス機構をより
複雑なものとしている。
ットライン構造よりも複雑なトポロジーを持っている。
図１のレイアウトのメモリセルにアクセスすることはよ
り複雑となる。例えば、撚り接続点２０のいずれか側上
のメモリセルに対して異なるアドレスが使用される。メ
モリＩＣｓにおけるメモリ容量の増大、さらにはサイズ
の維持ないし減少とともに、その他のノイズ問題やレイ
アウト上の制約によってより複雑な形状とせざるを得な
くなっている。この結果、これらの回路のトポロジーは
より一層複雑となり、また各層の複雑さがトポロジーを
表示する等式に別の項を付加することから数学的に表現
することがより困難となる。これがアドレス機構をより
複雑なものとしている。
【０００６】メモリＩＣｓに対しての１つの問題は試験
手順である。複雑なトポロジーを有するメモリＩＣｓを
試験することがますます困難になっている。ＩＣｓを試
験するために、メモリ製造業者は、メモリＩＣのトポロ
ジーを表す複雑なブール関数で製造業者によりプログラ
ムされた試験装置を用いている。このブール関数は製造
業者により作られたものである。従来の試験装置は６ビ
ットアドレスまで取り扱う能力がある。トポロジーがよ
り複雑となるのに伴い、いくつかの試験パターンに対し
ては６ビットアドレスでは個々のセルを十分にアドレス
することができない。これにより試験装置が有効でなく
なってしまう。さらに、ユーザがある期間の使用後に特
定のメモリデバイスを修理する場合、製造業者に問い合
わせることなしに試験装置に必要なブール関数を入力す
ることが非常に困難となる。
手順である。複雑なトポロジーを有するメモリＩＣｓを
試験することがますます困難になっている。ＩＣｓを試
験するために、メモリ製造業者は、メモリＩＣのトポロ
ジーを表す複雑なブール関数で製造業者によりプログラ
ムされた試験装置を用いている。このブール関数は製造
業者により作られたものである。従来の試験装置は６ビ
ットアドレスまで取り扱う能力がある。トポロジーがよ
り複雑となるのに伴い、いくつかの試験パターンに対し
ては６ビットアドレスでは個々のセルを十分にアドレス
することができない。これにより試験装置が有効でなく
なってしまう。さらに、ユーザがある期間の使用後に特
定のメモリデバイスを修理する場合、製造業者に問い合
わせることなしに試験装置に必要なブール関数を入力す
ることが非常に困難となる。
【０００７】試験期間を早めるために、試験の間に圧縮
の形態が使用されたときには、試験上の問題はより一層
明白となる。すべての「１」または「０」の試験パター
ンをメモリセルのグループに対して同時に書き込むこと
は一般的なことである。図１の撚りビットライン対内の
メモリセルへの次の例のようなすべて「１」の試験パタ
ーンを書き込む場合について考察する。試験の圧縮の際
には、すべての４つのビットライン対Ｄ０／Ｄ０* 、Ｄ
１／Ｄ１* 、Ｄ２／Ｄ２* 、およびＤ３／Ｄ３* に対し
て１ビットが使用される。このような従来のアドレス機
構においては、メモリセルが、「１」を受けるために、
メモリセルに接続されたビットライン上に置かれた２進
値「１」または「０」を持つ必要があるかどうかが単一
のアドレスビットから識別することができないことか
ら、すべてのメモリセル内に「１」を置くことは不可能
である。したがって、複雑なトポロジーのメモリＩＣｓ
に対して試験装置は十分に試験をすることができない。
逆に、試験期間が長すぎることからセル単位でメモリＩ
Ｃを試験することは望ましくない。
の形態が使用されたときには、試験上の問題はより一層
明白となる。すべての「１」または「０」の試験パター
ンをメモリセルのグループに対して同時に書き込むこと
は一般的なことである。図１の撚りビットライン対内の
メモリセルへの次の例のようなすべて「１」の試験パタ
ーンを書き込む場合について考察する。試験の圧縮の際
には、すべての４つのビットライン対Ｄ０／Ｄ０* 、Ｄ
１／Ｄ１* 、Ｄ２／Ｄ２* 、およびＤ３／Ｄ３* に対し
て１ビットが使用される。このような従来のアドレス機
構においては、メモリセルが、「１」を受けるために、
メモリセルに接続されたビットライン上に置かれた２進
値「１」または「０」を持つ必要があるかどうかが単一
のアドレスビットから識別することができないことか
ら、すべてのメモリセル内に「１」を置くことは不可能
である。したがって、複雑なトポロジーのメモリＩＣｓ
に対して試験装置は十分に試験をすることができない。
逆に、試験期間が長すぎることからセル単位でメモリＩ
Ｃを試験することは望ましくない。
【０００８】本発明の目的は、このような試験を効率良
く行うことができるメモリセル、並びに複雑な回路トポ
ロジーを有する半導体ＩＣｓを試験するための方法を提
供することにある。
く行うことができるメモリセル、並びに複雑な回路トポ
ロジーを有する半導体ＩＣｓを試験するための方法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明は、組込み型の、
オンチップのトポロジー回路を有する半導体メモリＩＣ
を提供するものである。このメモリＩＣは、複数のメモ
リセルおよび関連するメモリセルに接続された多数のア
クセスラインを有する、予め規定された回路トポロジー
のメモリアレイを含んでいる。アドレスデコーダはメモ
リアレイ内の１つまたはそれより多くのメモリセルを選
択的にアクセスするためのアドレスを提供する。またＩ
／Ｏバッファは、メモリアレイ内のメモリセルに書き込
まれ及びメモリセルから読み出されたデータを一時的に
保持する。読み出し／書き込み制御器は、データの書き
込み動作とデータの読み出し動作を管理し、Ｉ／Ｏバッ
ファとアドレスされたメモリセルとの間でデータを転送
する。
オンチップのトポロジー回路を有する半導体メモリＩＣ
を提供するものである。このメモリＩＣは、複数のメモ
リセルおよび関連するメモリセルに接続された多数のア
クセスラインを有する、予め規定された回路トポロジー
のメモリアレイを含んでいる。アドレスデコーダはメモ
リアレイ内の１つまたはそれより多くのメモリセルを選
択的にアクセスするためのアドレスを提供する。またＩ
／Ｏバッファは、メモリアレイ内のメモリセルに書き込
まれ及びメモリセルから読み出されたデータを一時的に
保持する。読み出し／書き込み制御器は、データの書き
込み動作とデータの読み出し動作を管理し、Ｉ／Ｏバッ
ファとアドレスされたメモリセルとの間でデータを転送
する。
【００１０】オンチップのトポロジー論理ドライバは、
アドレスされたメモリセルに書き込まれ及びメモリセル
から読み出されたデータを選択的に反転する。このトポ
ロジー論理ドライバはメモリアレイの回路トポロジー内
でのアドレスされたメモリセルの位置に基づいて、特定
のアドレスされたメモリセルに対するデータを選択的に
反転し、他のアドレスされたメモリセルに対するデータ
を反転しない。好ましい実施の形態においては、トポロ
ジー論理ドライバは、アドレス内の選択されたビットの
ブール関数を具現化する論理ゲートの組み合わせを含
み、これによりブール関数によりメモリアレイの回路ト
ポロジーが規定される。
アドレスされたメモリセルに書き込まれ及びメモリセル
から読み出されたデータを選択的に反転する。このトポ
ロジー論理ドライバはメモリアレイの回路トポロジー内
でのアドレスされたメモリセルの位置に基づいて、特定
のアドレスされたメモリセルに対するデータを選択的に
反転し、他のアドレスされたメモリセルに対するデータ
を反転しない。好ましい実施の形態においては、トポロ
ジー論理ドライバは、アドレス内の選択されたビットの
ブール関数を具現化する論理ゲートの組み合わせを含
み、これによりブール関数によりメモリアレイの回路ト
ポロジーが規定される。
【００１１】本発明はまたこのようなメモリを試験し製
造するための方法も提供する。
造するための方法も提供する。
【００１２】
【発明の実施の形態】図２は、本発明にしたがって構成
された半導体メモリＩＣチップ３０を示したものであ
る。メモリＩＣ３０は、メモリアレイ３２、データＩ／
Ｏバッファ３４、アドレスデコーダ３６、並びに読み出
し／書き込み制御器３８を含んでいる。メモリアレイ３
２は、予め規定された回路トポロジーで配列された多く
のメモリセルから構成される。これらのメモリセルは、
列アドレス信号ＣＡ０−ＣＡＪおよび行アドレス信号Ｒ
Ａ０−ＲＡＫを経てアドレス可能である。アドレスデコ
ーダ３６は外部ソース（マイクロプロセッサやコンピュ
ータ）からの行アドレスと列アドレスを受け、またチッ
プ上で使用するためのアドレスをデコードする。内部行
及び列アドレスはアドレスバス４０を経て運ばれる。ア
ドレスデコーダ３６はこのようにして、メモリアレイ内
の１つまたはそれより多くのメモリセルを選択的にアク
セスするためのアドレス（行アドレスと列アドレス）を
提供する。データＩ／Ｏバッファ３４はメモリアレイ内
のメモリセルから読み出されまたはこれに書き込まれる
データを一時的に保持する。ＤＱバッファとも称される
ことのある、データＩ／Ｏバッファは、データＤ０−Ｄ
Ｌを運ぶデータバス４２を経てメモリアレイ３２に接続
されている。読み出し／書き込み制御器３８は、Ｉ／Ｏ
バッファ３４とメモリセルとの間のデータ伝送をするデ
ータ書き込みおよびデータ読み出し動作を管理するため
に使用されるタイミングと制御信号を発生するために、
メモリアレイ３２とデータＩ／Ｏバッファ３４に接続さ
れている。このようにして、データＩ／Ｏバッファと読
み出し／書き込み制御器３８は選択されたビットライン
とのデータ読み出しおよび書き込みのためのデータＩ／
Ｏ手段を効率的に形成している。
された半導体メモリＩＣチップ３０を示したものであ
る。メモリＩＣ３０は、メモリアレイ３２、データＩ／
Ｏバッファ３４、アドレスデコーダ３６、並びに読み出
し／書き込み制御器３８を含んでいる。メモリアレイ３
２は、予め規定された回路トポロジーで配列された多く
のメモリセルから構成される。これらのメモリセルは、
列アドレス信号ＣＡ０−ＣＡＪおよび行アドレス信号Ｒ
Ａ０−ＲＡＫを経てアドレス可能である。アドレスデコ
ーダ３６は外部ソース（マイクロプロセッサやコンピュ
ータ）からの行アドレスと列アドレスを受け、またチッ
プ上で使用するためのアドレスをデコードする。内部行
及び列アドレスはアドレスバス４０を経て運ばれる。ア
ドレスデコーダ３６はこのようにして、メモリアレイ内
の１つまたはそれより多くのメモリセルを選択的にアク
セスするためのアドレス（行アドレスと列アドレス）を
提供する。データＩ／Ｏバッファ３４はメモリアレイ内
のメモリセルから読み出されまたはこれに書き込まれる
データを一時的に保持する。ＤＱバッファとも称される
ことのある、データＩ／Ｏバッファは、データＤ０−Ｄ
Ｌを運ぶデータバス４２を経てメモリアレイ３２に接続
されている。読み出し／書き込み制御器３８は、Ｉ／Ｏ
バッファ３４とメモリセルとの間のデータ伝送をするデ
ータ書き込みおよびデータ読み出し動作を管理するため
に使用されるタイミングと制御信号を発生するために、
メモリアレイ３２とデータＩ／Ｏバッファ３４に接続さ
れている。このようにして、データＩ／Ｏバッファと読
み出し／書き込み制御器３８は選択されたビットライン
とのデータ読み出しおよび書き込みのためのデータＩ／
Ｏ手段を効率的に形成している。
【００１３】メモリＩＣ３０はまた、アドレスバス４０
およびメモリセル３２に接続されたオンチップのトポロ
ジー論理ドライバ５０を有している。トポロジー論理ド
ライバは、ＩＣの回路トポロジーにおける複雑さを考慮
して、Ｉ／Ｏデータバス４２上で書き込まれおよび読み
出されたデータを選択的に反転する、１つまたはそれよ
り多くの反転信号を出力する。トポロジー論理ドライバ
は、メモリアレイの回路トポロジー内でのアドレスされ
たメモリセルの位置に基づいて特定のアドレスされたメ
モリセルに対するデータを選択的に反転し他のメモリセ
ルに対するデータを反転しない。
およびメモリセル３２に接続されたオンチップのトポロ
ジー論理ドライバ５０を有している。トポロジー論理ド
ライバは、ＩＣの回路トポロジーにおける複雑さを考慮
して、Ｉ／Ｏデータバス４２上で書き込まれおよび読み
出されたデータを選択的に反転する、１つまたはそれよ
り多くの反転信号を出力する。トポロジー論理ドライバ
は、メモリアレイの回路トポロジー内でのアドレスされ
たメモリセルの位置に基づいて特定のアドレスされたメ
モリセルに対するデータを選択的に反転し他のメモリセ
ルに対するデータを反転しない。
【００１４】本発明の種々の特徴を説明するための、例
示した実施の形態においては、トポロジー論理ドライバ
５０は、２つの相補的な信号のセットＥＶＩＮＶ／ＥＶ
ＩＮＶ* およびＯＤＩＮＶ／ＯＤＩＮＶ* の形式で反転
信号を出力する。相補的なＥＶＩＮＶ／ＥＶＩＮＶ* 信
号は、データバス４２上をメモリアレイへおよびこれに
伝送されたデータの偶数ビットを交互に反転ないし反転
しないようにするために使用される。同様に、相補的な
ＯＤＩＮＶ／ＯＤＩＮＶ* 信号は、データの奇数ビット
を交互に反転ないし反転しないようにするために使用さ
れる。これらの相補的な信号は以下により詳細に説明す
る。
示した実施の形態においては、トポロジー論理ドライバ
５０は、２つの相補的な信号のセットＥＶＩＮＶ／ＥＶ
ＩＮＶ* およびＯＤＩＮＶ／ＯＤＩＮＶ* の形式で反転
信号を出力する。相補的なＥＶＩＮＶ／ＥＶＩＮＶ* 信
号は、データバス４２上をメモリアレイへおよびこれに
伝送されたデータの偶数ビットを交互に反転ないし反転
しないようにするために使用される。同様に、相補的な
ＯＤＩＮＶ／ＯＤＩＮＶ* 信号は、データの奇数ビット
を交互に反転ないし反転しないようにするために使用さ
れる。これらの相補的な信号は以下により詳細に説明す
る。
【００１５】トポロジー論理ドライバ５０は異なるＩＣ
レイアウトに対して特別に設計される。つまり、トポロ
ジー論理ドライバ５０は、メモリＩＣの特定のトポロジ
ーデザインを特別に考慮して構成される。したがって、
トポロジー論理ドライバ５０は種々のメモリＩＣｓに対
して異なるように構成される。論理ドライバは好ましく
は、与えられたメモリアレイの回路トポロジーを規定す
るブール関数を表現する論理回路として構成される。メ
モリＩＣチップ上にトポロジー論理ドライバを設計する
ことで、異なるメモリＩＣのテスト毎に複雑なブール関
数でメモリＩＣｓを試験するために試験装置を特別にプ
ログラムする必要がなくなる。メモリＩＣは、製造者ま
たはユーザが考慮することなしにトポロジー調節を自動
的に実現することができる。
レイアウトに対して特別に設計される。つまり、トポロ
ジー論理ドライバ５０は、メモリＩＣの特定のトポロジ
ーデザインを特別に考慮して構成される。したがって、
トポロジー論理ドライバ５０は種々のメモリＩＣｓに対
して異なるように構成される。論理ドライバは好ましく
は、与えられたメモリアレイの回路トポロジーを規定す
るブール関数を表現する論理回路として構成される。メ
モリＩＣチップ上にトポロジー論理ドライバを設計する
ことで、異なるメモリＩＣのテスト毎に複雑なブール関
数でメモリＩＣｓを試験するために試験装置を特別にプ
ログラムする必要がなくなる。メモリＩＣは、製造者ま
たはユーザが考慮することなしにトポロジー調節を自動
的に実現することができる。
【００１６】次に、一例として６４メガＤＲＡＭの内容
について、本発明を説明する。併せて、トポロジー論理
ドライバ５０の好ましい構成を詳細に説明する。
について、本発明を説明する。併せて、トポロジー論理
ドライバ５０の好ましい構成を詳細に説明する。
【００１７】図３は図２のメモリアレイ３２の一部を示
したものである。メモリ部分は、第１のメモリブロック
５２と第２のメモリブロック５４から構成される。各メ
モリブロックは、行アクセスラインと列アクセスライン
の交点に接続された多数のアレイ状のメモリセルを有し
ている。第１のメモリブロック５２は、低電圧の、Ｎと
Ｐのセンス増幅器５６と５８の２つのセット間に接続さ
れている。同様に、第２のメモリブロック５４は、Ｎと
Ｐのセンス増幅器５６と６０の２つのセット間に接続さ
れている。センス増幅器は、ビットないしデジットライ
ンとも称される、列アクセスライン６２に接続されてい
る。列アクセスライン６２は、アドレスデコーダ３６
（図２）から受信した列アドレスを領域的にデコードす
る、列デコード回路６４により選択される。
したものである。メモリ部分は、第１のメモリブロック
５２と第２のメモリブロック５４から構成される。各メ
モリブロックは、行アクセスラインと列アクセスライン
の交点に接続された多数のアレイ状のメモリセルを有し
ている。第１のメモリブロック５２は、低電圧の、Ｎと
Ｐのセンス増幅器５６と５８の２つのセット間に接続さ
れている。同様に、第２のメモリブロック５４は、Ｎと
Ｐのセンス増幅器５６と６０の２つのセット間に接続さ
れている。センス増幅器は、ビットないしデジットライ
ンとも称される、列アクセスライン６２に接続されてい
る。列アクセスライン６２は、アドレスデコーダ３６
（図２）から受信した列アドレスを領域的にデコードす
る、列デコード回路６４により選択される。
【００１８】各メモリブロック５２と５４は、奇数列デ
コード回路６６と６８および偶数列デコード回路７０と
７２にそれぞれ接続されている。これらのデコード回路
は、ワードラインとも称される、行アクセスライン７４
に接続されている。行デコード回路は、アドレスデコー
ダ３６から受信したアドレスに基づいて、メモリアレイ
ブロック内のメモリセルにアクセスするために、行ライ
ン７４を選択する。
コード回路６６と６８および偶数列デコード回路７０と
７２にそれぞれ接続されている。これらのデコード回路
は、ワードラインとも称される、行アクセスライン７４
に接続されている。行デコード回路は、アドレスデコー
ダ３６から受信したアドレスに基づいて、メモリアレイ
ブロック内のメモリセルにアクセスするために、行ライ
ン７４を選択する。
【００１９】図４にメモリアレイブロック５２をより詳
細に示した。メモリアレイブロックは、行アクセスライ
ン７４と列アクセスライン６２の交点に作動的に接続さ
れた、複数のメモリセル（小さい箱により示された）を
有している。列アクセスラインはビットライン対を形成
するために対で配置されている。４ビットライン対の２
つのセットは、各セットがビットライン対Ｄ０／Ｄ
０* 、Ｄ１／Ｄ１* 、Ｄ２／Ｄ２* 、およびＤ３／Ｄ３
* を含むようにして例示されている。上側ないし第１の
ビットライン対のセットは列アドレスビットＣＡ２＝０
により選択され、また下側ないし第２のビットライン対
のセットは列アドレスビットＣＡ２＝１により選択され
る。
細に示した。メモリアレイブロックは、行アクセスライ
ン７４と列アクセスライン６２の交点に作動的に接続さ
れた、複数のメモリセル（小さい箱により示された）を
有している。列アクセスラインはビットライン対を形成
するために対で配置されている。４ビットライン対の２
つのセットは、各セットがビットライン対Ｄ０／Ｄ
０* 、Ｄ１／Ｄ１* 、Ｄ２／Ｄ２* 、およびＤ３／Ｄ３
* を含むようにして例示されている。上側ないし第１の
ビットライン対のセットは列アドレスビットＣＡ２＝０
により選択され、また下側ないし第２のビットライン対
のセットは列アドレスビットＣＡ２＝１により選択され
る。
【００２０】偶数ビットライン対Ｄ０／Ｄ０* とＤ２／
Ｄ２* は左側ないし偶数の第１のセンス増幅器５６に接
続されている。奇数ビットライン対Ｄ１／Ｄ１* とＤ３
／Ｄ３* は右側ないし奇数の第１のセンス増幅器５８に
接続されている。偶数または奇数のセンス増幅器は列ア
ドレスＣＡ０の最下位ビットにより交互に選択される。
なお、ＣＡ＝０は偶数の第１のセンス増幅器５６を選択
し、またＣＡ＝１は奇数の第１のセンス増幅器５８を選
択する。４つの偶数ビットライン対Ｄ０／Ｄ０* とＤ２
／Ｄ２* はさらに、第２のＤＣセンス増幅器８０の前に
ある２つのセットのＩ／Ｏラインに接続されている。同
様に、４つの奇数ビットライン対Ｄ１／Ｄ１* とＤ３／
Ｄ３* はさらに、第２のＤＣセンス増幅器８２に接続さ
れている異なる２つのセットのＩ／Ｏラインに接続され
ている。第２のＤＣセンス増幅器８０と８２は同じデー
タラインを経てデータＩ／Ｏバッファ（図４では省略し
た）に接続されている。
Ｄ２* は左側ないし偶数の第１のセンス増幅器５６に接
続されている。奇数ビットライン対Ｄ１／Ｄ１* とＤ３
／Ｄ３* は右側ないし奇数の第１のセンス増幅器５８に
接続されている。偶数または奇数のセンス増幅器は列ア
ドレスＣＡ０の最下位ビットにより交互に選択される。
なお、ＣＡ＝０は偶数の第１のセンス増幅器５６を選択
し、またＣＡ＝１は奇数の第１のセンス増幅器５８を選
択する。４つの偶数ビットライン対Ｄ０／Ｄ０* とＤ２
／Ｄ２* はさらに、第２のＤＣセンス増幅器８０の前に
ある２つのセットのＩ／Ｏラインに接続されている。同
様に、４つの奇数ビットライン対Ｄ１／Ｄ１* とＤ３／
Ｄ３* はさらに、第２のＤＣセンス増幅器８２に接続さ
れている異なる２つのセットのＩ／Ｏラインに接続され
ている。第２のＤＣセンス増幅器８０と８２は同じデー
タラインを経てデータＩ／Ｏバッファ（図４では省略し
た）に接続されている。
【００２１】ＤＣセンス増幅器８０は入来する反転信号
ＩＮＶ０およびＩＮＶ１を有し、またＤＣセンス増幅器
８２は反転信号ＩＮＶ２およびＩＮＶ３を受信するため
に接続されている。これらの信号はトポロジー論理ドラ
イバ５０（図２）により発生される。これらの独立した
反転信号は、ビットラインＤ０／Ｄ０* 、Ｄ１／Ｄ
１* 、Ｄ２／Ｄ２* 、およびＤ３／Ｄ３* 上のデータを
別々に反転することができる。他の実施の形態例とし
て、４つより少ない反転信号を用いるようにしても良
い。以下に図５を参照してより詳細に説明する、例示し
た回路トポロジーでは、偶数のビットラインＤ０とＤ２
上に置かれた偶数データビットはアレイ中で同一であ
り、また奇数のビットラインＤ１とＤ３上に置かれた奇
数データビットは同一であることが判る。よって、２つ
の反転信号、偶数反転ＥＶＩＮＶと奇数反転ＯＤＩＮＶ
を４つの示した反転信号ＩＮＶＯ−ＩＮＶ３に代えて用
いることができる。
ＩＮＶ０およびＩＮＶ１を有し、またＤＣセンス増幅器
８２は反転信号ＩＮＶ２およびＩＮＶ３を受信するため
に接続されている。これらの信号はトポロジー論理ドラ
イバ５０（図２）により発生される。これらの独立した
反転信号は、ビットラインＤ０／Ｄ０* 、Ｄ１／Ｄ
１* 、Ｄ２／Ｄ２* 、およびＤ３／Ｄ３* 上のデータを
別々に反転することができる。他の実施の形態例とし
て、４つより少ない反転信号を用いるようにしても良
い。以下に図５を参照してより詳細に説明する、例示し
た回路トポロジーでは、偶数のビットラインＤ０とＤ２
上に置かれた偶数データビットはアレイ中で同一であ
り、また奇数のビットラインＤ１とＤ３上に置かれた奇
数データビットは同一であることが判る。よって、２つ
の反転信号、偶数反転ＥＶＩＮＶと奇数反転ＯＤＩＮＶ
を４つの示した反転信号ＩＮＶＯ−ＩＮＶ３に代えて用
いることができる。
【００２２】個々のビットライン対は撚りライン構造で
あり、ビットライン対内のビットラインは、メモリアレ
イブロックの中間内の撚り接続７６において他のビット
ライン対内の他のビットラインに交差している。好まし
くは、２つのビットライン対からのビットラインの重ね
合わせを含む撚り構成とすることができる。
あり、ビットライン対内のビットラインは、メモリアレ
イブロックの中間内の撚り接続７６において他のビット
ライン対内の他のビットラインに交差している。好まし
くは、２つのビットライン対からのビットラインの重ね
合わせを含む撚り構成とすることができる。
【００２３】行ライン７４は、選択された行に接続され
た個々のメモリセルにアクセスするために使用される。
偶数行５１２、５１４、…７６８、７７０…などは偶数
行デコーダ回路７０に接続され、また奇数行５１３、５
１５、…７６９、７７１…などは行デコーダ回路６６に
接続されている。撚り接続７６の左側のメモリセルは、
行アドレスビットＲＡ８＝０を経てアドレスされ、また
撚り接続７６の右側のメモリセルは、行アドレスビット
ＲＡ８＝１を経てアドレスされる。アレイブロック内の
いくつかのメモリセルは、予備のメモリセルである。例
えば、行５１２と７６８に接続されたメモリセルは予備
のメモリセルである。このようなセルは、試験の間に検
出されたアレイ内の欠陥のあるメモリセルの代わりに使
用される。オンチップトポロジー論理ドライバを有す
る、１つの好ましいメモリＩＣの試験方法を次に説明す
る。欠陥のあるメモリセルを予備のメモリセルに置き換
えるためのプロセスは、従来の、公知の技術を使用して
行われる。
た個々のメモリセルにアクセスするために使用される。
偶数行５１２、５１４、…７６８、７７０…などは偶数
行デコーダ回路７０に接続され、また奇数行５１３、５
１５、…７６９、７７１…などは行デコーダ回路６６に
接続されている。撚り接続７６の左側のメモリセルは、
行アドレスビットＲＡ８＝０を経てアドレスされ、また
撚り接続７６の右側のメモリセルは、行アドレスビット
ＲＡ８＝１を経てアドレスされる。アレイブロック内の
いくつかのメモリセルは、予備のメモリセルである。例
えば、行５１２と７６８に接続されたメモリセルは予備
のメモリセルである。このようなセルは、試験の間に検
出されたアレイ内の欠陥のあるメモリセルの代わりに使
用される。オンチップトポロジー論理ドライバを有す
る、１つの好ましいメモリＩＣの試験方法を次に説明す
る。欠陥のあるメモリセルを予備のメモリセルに置き換
えるためのプロセスは、従来の、公知の技術を使用して
行われる。
【００２４】図４のＩＣレイアウトは６４メガＤＲＡＭ
の回路トポロジーの特定の例を示したものである。この
回路トポロジーを与えることで、トポロジー論理ドライ
バ５０はこのＤＲＡＭに対して派生することができる。
ＤＲＡＭの特別な派生を図５−８を参照して詳細に説明
する。
の回路トポロジーの特定の例を示したものである。この
回路トポロジーを与えることで、トポロジー論理ドライ
バ５０はこのＤＲＡＭに対して派生することができる。
ＤＲＡＭの特別な派生を図５−８を参照して詳細に説明
する。
【００２５】図５は、アレイブロック５２の回路トポロ
ジーを示した表である。この表は撚りの左側に行Ｒ５１
２、Ｒ５１３、Ｒ５１４およびＲ５１５を、また撚りの
右側に行Ｒ７６８、Ｒ７６９、Ｒ７７０およびＲ７７１
を含んでいる。表は、メモリセル位置についての回路ト
ポロジーの検証、およびアレイブロック５２内の全ての
メモリセルに対して２進値「１」が書き込まれたとこと
の仮定により発生される。
ジーを示した表である。この表は撚りの左側に行Ｒ５１
２、Ｒ５１３、Ｒ５１４およびＲ５１５を、また撚りの
右側に行Ｒ７６８、Ｒ７６９、Ｒ７７０およびＲ７７１
を含んでいる。表は、メモリセル位置についての回路ト
ポロジーの検証、およびアレイブロック５２内の全ての
メモリセルに対して２進値「１」が書き込まれたとこと
の仮定により発生される。
【００２６】メモリセルが行Ｒ５１２に接続されている
ものと考える。この行はＲＡ８＝０、ＲＡ１＝０、およ
びＲＡ０＝０によりアドレスされる。ビットライン対の
セットの上側はＣＡ２＝０によりアドレスされる。ビッ
トライン対Ｄ１／Ｄ１* に対しては、アレイブロック５
２（図４）内の行Ｒ５１２上のメモリセルはビットライ
ンＤ１に接続されている。よって、表では、メモリセル
内に「１」のデータ値を置くためにビットラインＤ１に
２進値「１」を書き込まなければならない。ビットライ
ン対Ｄ０／Ｄ０* に対しては、行Ｒ５１２上のメモリセ
ルがビットラインＤ０* に接続されている。よって、表
では、メモリセル内に「１」のデータ値を置くためにビ
ットラインＤ０に２進値「０」を書き込まなければなら
ない（つまり、これは相補的なビット線Ｄ０* に２進値
「１」を書き込むことと同じである）。このようにして
表が出来上がっている。
ものと考える。この行はＲＡ８＝０、ＲＡ１＝０、およ
びＲＡ０＝０によりアドレスされる。ビットライン対の
セットの上側はＣＡ２＝０によりアドレスされる。ビッ
トライン対Ｄ１／Ｄ１* に対しては、アレイブロック５
２（図４）内の行Ｒ５１２上のメモリセルはビットライ
ンＤ１に接続されている。よって、表では、メモリセル
内に「１」のデータ値を置くためにビットラインＤ１に
２進値「１」を書き込まなければならない。ビットライ
ン対Ｄ０／Ｄ０* に対しては、行Ｒ５１２上のメモリセ
ルがビットラインＤ０* に接続されている。よって、表
では、メモリセル内に「１」のデータ値を置くためにビ
ットラインＤ０に２進値「０」を書き込まなければなら
ない（つまり、これは相補的なビット線Ｄ０* に２進値
「１」を書き込むことと同じである）。このようにして
表が出来上がっている。
【００２７】ここで、表に入ったいくつかのデータは試
験パターンが全て「１」であっても２進値「０」であ
る。これは、所望のセル内に２進値「１」を記憶させる
ために「０」の入力、あるいは２進値「１」の相補的な
反転が必要である、与えられた回路トポロジーによるも
のである。
験パターンが全て「１」であっても２進値「０」であ
る。これは、所望のセル内に２進値「１」を記憶させる
ために「０」の入力、あるいは２進値「１」の相補的な
反転が必要である、与えられた回路トポロジーによるも
のである。
【００２８】この回路トポロジーにより、偶数のビット
ラインＤ０およびＤ２上に置かれる偶数データビットは
アレイを通して同じである。同様に、奇数のビットライ
ンＤ１およびＤ３上に置かれる奇数データビットはアレ
イを通して同じである。したがって、メモリセルへの入
力に対して、データの偶数および奇数ビットを選択的に
反転するために、２つの相補的な信号の対を使用するこ
とができる。これらの相補的な反転信号は、図２に示し
たようにＥＶＩＮＶ／ＥＶＩＮＶ* およびＯＤＩＮＶ／
ＯＤＩＮＶ* であり、ＥＶＩＮＶ／ＥＶＩＮＶ* は偶数
ビットを反転するために、またＯＤＩＮＶ／ＯＤＩＮＶ
* は奇数ビットを反転するためにそれぞれ使用される。
ラインＤ０およびＤ２上に置かれる偶数データビットは
アレイを通して同じである。同様に、奇数のビットライ
ンＤ１およびＤ３上に置かれる奇数データビットはアレ
イを通して同じである。したがって、メモリセルへの入
力に対して、データの偶数および奇数ビットを選択的に
反転するために、２つの相補的な信号の対を使用するこ
とができる。これらの相補的な反転信号は、図２に示し
たようにＥＶＩＮＶ／ＥＶＩＮＶ* およびＯＤＩＮＶ／
ＯＤＩＮＶ* であり、ＥＶＩＮＶ／ＥＶＩＮＶ* は偶数
ビットを反転するために、またＯＤＩＮＶ／ＯＤＩＮＶ
* は奇数ビットを反転するためにそれぞれ使用される。
【００２９】図４の例示的なトポロジー回路に対する反
転信号ＥＶＩＮＶとＯＤＩＮＶのブール関数は図５の表
から次のように派生することができる。
転信号ＥＶＩＮＶとＯＤＩＮＶのブール関数は図５の表
から次のように派生することができる。
【００３０】
【表１】 EVINV = [(RA8* × RA0* × RA1*)＋ (RA8* × RA0 × RA1) ＋(RA8 × RA0*× RA1*)＋ (RA8 × RA0 × RA1)]× CA2* ＋ [(RA8* × RA0 × RA1*)＋ (RA8* × RA0* × RA1) ＋(RA8 × RA0 × RA1*)＋ (RA8 × RA0* × RA1)]× CA2 = (RA0* × RA1* ＋ RA0 × RA1) × CA2* ＋ (RA0 × RA1* ＋ RA0* × RA1) × CA2* ODINV = [(RA8* × RA0 × RA1*)＋ (RA8* × RA0* × RA1) ＋(RA8 × RA0*× RA1*)＋ (RA8 × RA0 × RA1)]× CA2* ＋ [(RA8* × RA0* × RA1*)＋ (RA8* × RA0 × RA1) ＋(RA8 × RA0 × RA1*)＋ (RA8 × RA0* × RA1)]× CA2 = [RA8* × (RA0 ＋ RA1) ＋ RA8 × (RA0 ＋ RA1)*] × CA2* ＋ [RA8* × (RA0 ＋ RA1)* ＋ RA8 × (RA0 ＋ RA1)]× CA2
【００３１】図６と図７は、行アドレスと列アドレスに
基づいて、反転信号ＥＶＩＮＶとＯＤＩＮＶを発生する
ためのこれらのブール関数を具現化するための回路を示
したものである。これらの回路は、上記した６４メガＤ
ＲＡＭに対するトポロジー論理ドライバ５０の一部であ
る。トポロジー論理ドライバは、全体又は汎用トポロジ
ー復号化回路１００（図６）、および汎用トポロジー復
号化回路１００に接続された多数の領域トポロジー復号
化回路１１０（図７）を含んでいる。
基づいて、反転信号ＥＶＩＮＶとＯＤＩＮＶを発生する
ためのこれらのブール関数を具現化するための回路を示
したものである。これらの回路は、上記した６４メガＤ
ＲＡＭに対するトポロジー論理ドライバ５０の一部であ
る。トポロジー論理ドライバは、全体又は汎用トポロジ
ー復号化回路１００（図６）、および汎用トポロジー復
号化回路１００に接続された多数の領域トポロジー復号
化回路１１０（図７）を含んでいる。
【００３２】図６の汎用トポロジー復号化回路１００
は、好ましくは、メモリアレイの中心に位置される。こ
の回路は、行アドレス信号ＲＡ０、ＲＡ０* 、ＲＡ１、
ＲＡ１* 、ＲＡ８、ＲＡ８* の関数に基づいて、可能性
のあるデータ変換に対して、メモリアレイ内でメモリセ
ルの領域を識別指定する。汎用トポロジー復号化回路１
００は、２つの最下位ビットＲＡ０、ＲＡ１およびこれ
らの補数値（信号）を受信するために、排他的ＯＲ（Ｘ
ＯＲ）ゲート１０２を有している。これらの行アドレス
ビットは特定の行ラインを選択するために使用される。
ＸＯＲ機能の出力は、汎用偶数ビット変換信号ＧＥＶＩ
ＮＶを生成するために反転される。ＡＮＤゲート１０４
の組み合わせにより、ＸＯＲ機能により得られたものが
アドレスビットＲＡ８とＲＡ８* に結合される。これら
の行アドレスビットは撚り接合７６のいずれかの側でメ
モリセルを選択するために使用される。この論理の結果
は汎用奇数ビット反転信号ＧＯＤＩＮＶである。
は、好ましくは、メモリアレイの中心に位置される。こ
の回路は、行アドレス信号ＲＡ０、ＲＡ０* 、ＲＡ１、
ＲＡ１* 、ＲＡ８、ＲＡ８* の関数に基づいて、可能性
のあるデータ変換に対して、メモリアレイ内でメモリセ
ルの領域を識別指定する。汎用トポロジー復号化回路１
００は、２つの最下位ビットＲＡ０、ＲＡ１およびこれ
らの補数値（信号）を受信するために、排他的ＯＲ（Ｘ
ＯＲ）ゲート１０２を有している。これらの行アドレス
ビットは特定の行ラインを選択するために使用される。
ＸＯＲ機能の出力は、汎用偶数ビット変換信号ＧＥＶＩ
ＮＶを生成するために反転される。ＡＮＤゲート１０４
の組み合わせにより、ＸＯＲ機能により得られたものが
アドレスビットＲＡ８とＲＡ８* に結合される。これら
の行アドレスビットは撚り接合７６のいずれかの側でメ
モリセルを選択するために使用される。この論理の結果
は汎用奇数ビット反転信号ＧＯＤＩＮＶである。
【００３３】図７の回路１１０のような、多数の領域ト
ポロジー復号化回路が、アレイを通して可能性のあるデ
ータ変換に対してメモリセルの特定の領域を識別するた
めに設けられている。各領域トポロジー復号化回路１１
０は２つのＸＯＲゲート１１２と１１４からなり、これ
らは汎用反転信号ＧＥＶＩＮＶとＧＯＤＩＮＶおよび列
アドレス信号ＣＡ２とＣＡ２* のＸＯＲ機能を達成す
る。列アドレス信号ＣＡ２とＣＡ２* は、ビットライン
対Ｄ０／Ｄ０* −Ｄ３／Ｄ３* の特定のセットを選択す
るために使用される。回路１１０は、領域のアレイブロ
ック内で使用される反転信号ＥＶＩＮＶとＯＤＩＮＶを
出力する。
ポロジー復号化回路が、アレイを通して可能性のあるデ
ータ変換に対してメモリセルの特定の領域を識別するた
めに設けられている。各領域トポロジー復号化回路１１
０は２つのＸＯＲゲート１１２と１１４からなり、これ
らは汎用反転信号ＧＥＶＩＮＶとＧＯＤＩＮＶおよび列
アドレス信号ＣＡ２とＣＡ２* のＸＯＲ機能を達成す
る。列アドレス信号ＣＡ２とＣＡ２* は、ビットライン
対Ｄ０／Ｄ０* −Ｄ３／Ｄ３* の特定のセットを選択す
るために使用される。回路１１０は、領域のアレイブロ
ック内で使用される反転信号ＥＶＩＮＶとＯＤＩＮＶを
出力する。
【００３４】図８は、メモリアレイ内でＥＶＩＮＶ／Ｅ
ＶＩＮＶ* 信号を内部の偶数ビットライン対（つまり、
Ｄ０／Ｄ０* とＤ２／Ｄ２* ）にインターフェースする
ための偶数ビット反転Ｉ／Ｏ回路１２０を示したもので
ある。反転Ｉ／Ｏ回路１２０は、説明の便宜上、ビット
ライン対Ｄ０／Ｄ０* に接続して示した。この回路は、
ビットライン対Ｄ０／Ｄ０* で読み出しおよび書き込ま
れたデータを反転するように機能する。ＯＤＩＮＶ／Ｏ
ＤＩＮＶ* 信号を内部の奇数ビットライン対（つまり、
Ｄ１／Ｄ１* とＤ３／Ｄ３* ）にインターフェースする
ための奇数ビット反転Ｉ／Ｏ回路も同様であるため、回
路１２０だけをここでは詳細に説明する。なお、反転Ｉ
／Ｏ回路１２０はトポロジー論理ドライバ５０の一部で
ある。
ＶＩＮＶ* 信号を内部の偶数ビットライン対（つまり、
Ｄ０／Ｄ０* とＤ２／Ｄ２* ）にインターフェースする
ための偶数ビット反転Ｉ／Ｏ回路１２０を示したもので
ある。反転Ｉ／Ｏ回路１２０は、説明の便宜上、ビット
ライン対Ｄ０／Ｄ０* に接続して示した。この回路は、
ビットライン対Ｄ０／Ｄ０* で読み出しおよび書き込ま
れたデータを反転するように機能する。ＯＤＩＮＶ／Ｏ
ＤＩＮＶ* 信号を内部の奇数ビットライン対（つまり、
Ｄ１／Ｄ１* とＤ３／Ｄ３* ）にインターフェースする
ための奇数ビット反転Ｉ／Ｏ回路も同様であるため、回
路１２０だけをここでは詳細に説明する。なお、反転Ｉ
／Ｏ回路１２０はトポロジー論理ドライバ５０の一部で
ある。
【００３５】偶数ビット反転Ｉ／Ｏ回路１２０は、領域
トポロジー復号化回路１１０からのＥＮＩＮＶとＥＶＩ
ＮＶ* 信号を受信するＸＯＲゲート１２４を有してい
る。Ｉ／Ｏ回路１２０は、クロスオーバートランジスタ
配列ないしデータインバータ１２６と書き込みドライバ
１２８を含んでいる。Ｉ／Ｏ回路１２０はＤＣセンス増
幅器１２２に接続されている。データは、データ読み出
しラインＤＲ／ＤＲ* およびセンス増幅器１２２を経
て、ビットライン対Ｄ０／Ｄ０* へまたはこれから伝送
される。データ読み出しラインＤＲ／ＤＲ* はデータＩ
／Ｏバッファ３４（図２）に接続されている。データ
は、ＸＯＲゲート１２４への入力であるデータ書き込み
制御信号ＤＷに依存して書き込まれまたは読み出され
る。ＸＯＲゲート１２４の出力は書き込みドライバ１２
８を制御している。
トポロジー復号化回路１１０からのＥＮＩＮＶとＥＶＩ
ＮＶ* 信号を受信するＸＯＲゲート１２４を有してい
る。Ｉ／Ｏ回路１２０は、クロスオーバートランジスタ
配列ないしデータインバータ１２６と書き込みドライバ
１２８を含んでいる。Ｉ／Ｏ回路１２０はＤＣセンス増
幅器１２２に接続されている。データは、データ読み出
しラインＤＲ／ＤＲ* およびセンス増幅器１２２を経
て、ビットライン対Ｄ０／Ｄ０* へまたはこれから伝送
される。データ読み出しラインＤＲ／ＤＲ* はデータＩ
／Ｏバッファ３４（図２）に接続されている。データ
は、ＸＯＲゲート１２４への入力であるデータ書き込み
制御信号ＤＷに依存して書き込まれまたは読み出され
る。ＸＯＲゲート１２４の出力は書き込みドライバ１２
８を制御している。
【００３６】ＥＶＩＮＶ／ＥＶＩＮＶ* 信号はクロスオ
ーバトランジスタ配列ないしデータインバータ１２６に
接続されている。データが反転される場合には、ＥＶＩ
ＮＶ信号がハイ且つＥＶＩＮＶ信号がローとなる。これ
によりデータインバータ１２６はデータラインＤ０／Ｄ
０* へまたはこれからのデータをフリップする。逆に、
データが反転されない場合には、ＥＶＩＮＶ* 信号がロ
ー且つＥＶＩＮＶ信号がハイとなる。これによりデータ
インバータ１２６は同じデータを反転しないでそのまま
保持する。
ーバトランジスタ配列ないしデータインバータ１２６に
接続されている。データが反転される場合には、ＥＶＩ
ＮＶ信号がハイ且つＥＶＩＮＶ信号がローとなる。これ
によりデータインバータ１２６はデータラインＤ０／Ｄ
０* へまたはこれからのデータをフリップする。逆に、
データが反転されない場合には、ＥＶＩＮＶ* 信号がロ
ー且つＥＶＩＮＶ信号がハイとなる。これによりデータ
インバータ１２６は同じデータを反転しないでそのまま
保持する。
【００３７】汎用トポロジー回路１００（図６）、領域
トポロジー回路１１０（図７）、および反転Ｉ／Ｏ回路
１２０（図８）を含む、オンチップのトポロジー論理ド
ライバは、行アドレスと列アドレスの関数に依存して、
特定のメモリセルに対して効率的にデータを反転する。
上記の例では、論理ドライバは行ビットＲＡ０、ＲＡ０
* 、ＲＡ１、ＲＡ１* 、ＲＡ８、ＲＡ８* と列ビットＣ
Ａ２、ＣＡ２* の関数に基づいて動作する。アドレスビ
ットを用いることで、論理ドライバは、撚りビットライ
ン構造を含む、あらゆる回路トポロジーを考慮すること
ができる。このようにして、トポロジー論理ドライバ
は、他の手段を具現化することができるが、メモリアレ
イの回路トポロジー内のアドレスされたメモリセルの位
置に基づいて、アドレスされたメモリセルからデータを
読み出されまたはこれへ書き込まれるデータを効率的に
反転することができる、データ反転手段を規定する。
トポロジー回路１１０（図７）、および反転Ｉ／Ｏ回路
１２０（図８）を含む、オンチップのトポロジー論理ド
ライバは、行アドレスと列アドレスの関数に依存して、
特定のメモリセルに対して効率的にデータを反転する。
上記の例では、論理ドライバは行ビットＲＡ０、ＲＡ０
* 、ＲＡ１、ＲＡ１* 、ＲＡ８、ＲＡ８* と列ビットＣ
Ａ２、ＣＡ２* の関数に基づいて動作する。アドレスビ
ットを用いることで、論理ドライバは、撚りビットライ
ン構造を含む、あらゆる回路トポロジーを考慮すること
ができる。このようにして、トポロジー論理ドライバ
は、他の手段を具現化することができるが、メモリアレ
イの回路トポロジー内のアドレスされたメモリセルの位
置に基づいて、アドレスされたメモリセルからデータを
読み出されまたはこれへ書き込まれるデータを効率的に
反転することができる、データ反転手段を規定する。
【００３８】上記では６４メガＤＲＡＭについての特定
の好ましい実施の形態を説明したが、本発明はこれに限
定されるものではなく、他のすべての回路トポロジーに
使用できるものである。例えば、回路トポロジーが、撚
り行ライン構造、あるいは複雑なメモリブロックのミラ
ー構成、あるいはより複雑な撚りビットラインアーキテ
クチャなどにである場合にも同様に適用できる。
の好ましい実施の形態を説明したが、本発明はこれに限
定されるものではなく、他のすべての回路トポロジーに
使用できるものである。例えば、回路トポロジーが、撚
り行ライン構造、あるいは複雑なメモリブロックのミラ
ー構成、あるいはより複雑な撚りビットラインアーキテ
クチャなどにである場合にも同様に適用できる。
【００３９】また、本発明は、オンチップのトポロジー
論理ドライバを有するメモリ集積回路チップを製造する
ための方法に関するものである。本方法は、第１に、予
め規定された回路トポロジーの集積回路チップを選定・
設計することを含んでいる。次いで、修正回路の回路ト
ポロジーを表すブール関数が求められる。その後、求め
られたブール関数を具現化するトポロジー論理回路が集
積回路チップ上に形成される。
論理ドライバを有するメモリ集積回路チップを製造する
ための方法に関するものである。本方法は、第１に、予
め規定された回路トポロジーの集積回路チップを選定・
設計することを含んでいる。次いで、修正回路の回路ト
ポロジーを表すブール関数が求められる。その後、求め
られたブール関数を具現化するトポロジー論理回路が集
積回路チップ上に形成される。
【００４０】本発明のメモリＩＣは、組み込まれた、オ
ンチップのトポロジー回路を有する点において従来技術
のメモリＩＣｓより勝っている。オンチップのトポロジ
ー論理ドライバは、メモリアレイの回路トポロジー内の
アドレスされたメモリセルの位置に基づいてアドレスさ
れたメモリセルに書き込まれまたはそれから読み出され
たデータを選択的に反転する。この予め規定されたトポ
ロジー回路に使用により、製造業者やユーザにおける特
定のメモリＩＣに対してブール関数で試験装置をプログ
ラムする必要がなくなる。その代わり、各メモリＩＣ
は、あらゆる複雑な回路トポロジーを考慮したそれ自身
の内部アドレスデコーダを有している。試験装置では、
トポロジーの理由によりデータが反転されるかどうかを
考慮することなく、メモリアレイに試験パターンのデー
タを書き込むだけで良い。
ンチップのトポロジー回路を有する点において従来技術
のメモリＩＣｓより勝っている。オンチップのトポロジ
ー論理ドライバは、メモリアレイの回路トポロジー内の
アドレスされたメモリセルの位置に基づいてアドレスさ
れたメモリセルに書き込まれまたはそれから読み出され
たデータを選択的に反転する。この予め規定されたトポ
ロジー回路に使用により、製造業者やユーザにおける特
定のメモリＩＣに対してブール関数で試験装置をプログ
ラムする必要がなくなる。その代わり、各メモリＩＣ
は、あらゆる複雑な回路トポロジーを考慮したそれ自身
の内部アドレスデコーダを有している。試験装置では、
トポロジーの理由によりデータが反転されるかどうかを
考慮することなく、メモリアレイに試験パターンのデー
タを書き込むだけで良い。
【００４１】新規なオンチップのトポロジー復号化回路
による他の利点は、メモリアレイの試験が容易となるこ
とである。オンチップのトポロジー回路は、多くの試験
ビットがアレイ内のメモリセルに同時に書き込みおよび
読み出しがされる試験の圧縮モードに特に有用である。
よって、本発明の他の特徴は、予め定められた回路トポ
ロジーおよびオンチップのトポロジー復号化回路を有す
るメモリ集積回路チップを試験するための方法に関する
ものである。本方法を、図４−図８に示した６４メガＤ
ＲＡＭの特定の実施の形態を参照して説明する。
による他の利点は、メモリアレイの試験が容易となるこ
とである。オンチップのトポロジー回路は、多くの試験
ビットがアレイ内のメモリセルに同時に書き込みおよび
読み出しがされる試験の圧縮モードに特に有用である。
よって、本発明の他の特徴は、予め定められた回路トポ
ロジーおよびオンチップのトポロジー復号化回路を有す
るメモリ集積回路チップを試験するための方法に関する
ものである。本方法を、図４−図８に示した６４メガＤ
ＲＡＭの特定の実施の形態を参照して説明する。
【００４２】図９は、本発明の試験方法を例示したもの
である。第１のステップ２００はメモリアレイ内のメモ
リセルのグループにアクセスすることである。メモリセ
ルの１つの可能性のあるグループは図４においてメモリ
アレイブロック５２である。次いで、試験データの選択
されたビット数が試験パターンにしたがってアクセスさ
れたメモリセルのグループに同時に書き込まれる（ステ
ップ２０２）。試験パターンの例としては、全て２進値
「１」、全て２進値「０」、「１」と「０」が交互にあ
るチェッカーボードパターン、あるいは他の可能性のあ
る「１」と「０」の組み合わせである。
である。第１のステップ２００はメモリアレイ内のメモ
リセルのグループにアクセスすることである。メモリセ
ルの１つの可能性のあるグループは図４においてメモリ
アレイブロック５２である。次いで、試験データの選択
されたビット数が試験パターンにしたがってアクセスさ
れたメモリセルのグループに同時に書き込まれる（ステ
ップ２０２）。試験パターンの例としては、全て２進値
「１」、全て２進値「０」、「１」と「０」が交互にあ
るチェッカーボードパターン、あるいは他の可能性のあ
る「１」と「０」の組み合わせである。
【００４３】オンチップのトポロジー論理ドライバは同
時に書き込まれた大量のデータビットを収容することが
できる。例えば、１２８倍圧縮（つまり、１２８ビット
を同時に書き込む）あるいはそれより大きいものを本発
明の回路を使用して行うことができる。この試験性能は
試験装置の能力を越えるものである。４つの第２の増幅
器が１つのデータラインに接続されているので、試験装
置は第２の増幅器８０と８２において全ての４つの書き
込みドライバに同じデータを書き込むことができる。し
かしながら、図５の表からは、Ｄ１とＤ３が実際にメモ
リセルに同じデータが書き込まれるのに対して、Ｄ０と
Ｄ２は反対の状態でなければならない。よって、４つの
Ｉ／Ｏラインの２つの上のデータを反転しなければなら
ない。外部の試験装置はこのような状態を扱うことがで
きない。本発明のオンチップのトポロジー回路は、しか
しながら、この状態を取り扱うことができ、さらには全
ての読み出し／書き込みドライバを同時に選択する最大
の試験アドレス圧縮を容易に収容することができる。
時に書き込まれた大量のデータビットを収容することが
できる。例えば、１２８倍圧縮（つまり、１２８ビット
を同時に書き込む）あるいはそれより大きいものを本発
明の回路を使用して行うことができる。この試験性能は
試験装置の能力を越えるものである。４つの第２の増幅
器が１つのデータラインに接続されているので、試験装
置は第２の増幅器８０と８２において全ての４つの書き
込みドライバに同じデータを書き込むことができる。し
かしながら、図５の表からは、Ｄ１とＤ３が実際にメモ
リセルに同じデータが書き込まれるのに対して、Ｄ０と
Ｄ２は反対の状態でなければならない。よって、４つの
Ｉ／Ｏラインの２つの上のデータを反転しなければなら
ない。外部の試験装置はこのような状態を扱うことがで
きない。本発明のオンチップのトポロジー回路は、しか
しながら、この状態を取り扱うことができ、さらには全
ての読み出し／書き込みドライバを同時に選択する最大
の試験アドレス圧縮を容易に収容することができる。
【００４４】次のステップ２０４は、メモリアレイの与
えられた回路トポロジーに試験パターンを行うために反
転データを受信しなければならないアクセスされたグル
ープ内の特定のメモリセルを内部で位置決めすることで
ある。図５の表において、行Ｒ５１２（ＣＡ２＝０）内
の上部ビットラインＤ０とＤ２に印加されたデータは、
全て「１」の試験パターンが実際にメモリセルに書き込
まれることを保証するために、反転されなければならな
い。ステップ２０６において、特定のメモリセルに書き
込まれた試験データのビットは、回路トポロジー内のそ
れらの位置に基づいて選択的に反転される。他のメモリ
セル（行Ｒ５１２内の上部ビットラインＤ１とＤ３のよ
うな）に書き込まれた試験データの残りのビットは、反
転されない。
えられた回路トポロジーに試験パターンを行うために反
転データを受信しなければならないアクセスされたグル
ープ内の特定のメモリセルを内部で位置決めすることで
ある。図５の表において、行Ｒ５１２（ＣＡ２＝０）内
の上部ビットラインＤ０とＤ２に印加されたデータは、
全て「１」の試験パターンが実際にメモリセルに書き込
まれることを保証するために、反転されなければならな
い。ステップ２０６において、特定のメモリセルに書き
込まれた試験データのビットは、回路トポロジー内のそ
れらの位置に基づいて選択的に反転される。他のメモリ
セル（行Ｒ５１２内の上部ビットラインＤ１とＤ３のよ
うな）に書き込まれた試験データの残りのビットは、反
転されない。
【００４５】書き込みおよび反転ステップに続いて、試
験データは次いで、アクセスされたメモリセルのグルー
プから読み出される（ステップ２０８）。先に反転され
て特定の指定されたメモリセルに書き込まれた試験デー
タは、それらの所望の状態に戻すためにオンチップで再
度選択的に反転される（ステップ２１０）。その後、メ
モリ集積回路が欠陥のメモリセルを持つかどうかを決定
するために、アクセスされたメモリセルのグループから
読み出された試験データのビットはアクセスされたメモ
リセルのグループに書き込まれた試験データのビットと
比較される。
験データは次いで、アクセスされたメモリセルのグルー
プから読み出される（ステップ２０８）。先に反転され
て特定の指定されたメモリセルに書き込まれた試験デー
タは、それらの所望の状態に戻すためにオンチップで再
度選択的に反転される（ステップ２１０）。その後、メ
モリ集積回路が欠陥のメモリセルを持つかどうかを決定
するために、アクセスされたメモリセルのグループから
読み出された試験データのビットはアクセスされたメモ
リセルのグループに書き込まれた試験データのビットと
比較される。
【００４６】
【発明の効果】以上、本発明によれば、効率良く試験が
行えるメモリセル、および複雑な回路トポロジーを有す
る半導体ＩＣを効率よく試験するため方法が提供され
る。以上、本発明を特定の実施の形態について説明した
が、本発明はこれら特定の実施の形態に制限されるもの
ではない。本発明の範囲は、請求の範囲の記載に基づい
て規定されるものである。
行えるメモリセル、および複雑な回路トポロジーを有す
る半導体ＩＣを効率よく試験するため方法が提供され
る。以上、本発明を特定の実施の形態について説明した
が、本発明はこれら特定の実施の形態に制限されるもの
ではない。本発明の範囲は、請求の範囲の記載に基づい
て規定されるものである。
【図１】折り返しおよび撚りビットライン構造を有する
回路トポロジーの説明図である。
回路トポロジーの説明図である。
【図２】本発明にしたがって構成されたメモリ集積回路
のブロック図であり、メモリ集積回路はメモリアレイと
トポロジー論理ドライバを有している。
のブロック図であり、メモリ集積回路はメモリアレイと
トポロジー論理ドライバを有している。
【図３】図２のメモリアレイにおける２つのメモリアレ
イブロックを例示したブロック図である。
イブロックを例示したブロック図である。
【図４】本発明の１つの実施の形態による図３のメモリ
アレイブロックの好ましい回路トポロジーのブロック図
であり、好ましい撚りビットライン構造も示されてい
る。
アレイブロックの好ましい回路トポロジーのブロック図
であり、好ましい撚りビットライン構造も示されてい
る。
【図５】図４のアレイブロックの回路トポロジーを示し
た表の説明図である。
た表の説明図である。
【図６】データ反転のためにメモリアレイ内の特定の領
域を識別するため図２のトポロジー論理ドライバにおい
て使用される汎用復号化回路の説明図である。
域を識別するため図２のトポロジー論理ドライバにおい
て使用される汎用復号化回路の説明図である。
【図７】データ反転のために選択された領域を起動する
ため図２のトポロジー論理ドライバにおいて使用される
領域復号化回路の説明図である。
ため図２のトポロジー論理ドライバにおいて使用される
領域復号化回路の説明図である。
【図８】図２の回路におけるトポロジー論理ドライバの
回路内のデータ反転Ｉ／Ｏ回路の説明図である。
回路内のデータ反転Ｉ／Ｏ回路の説明図である。
【図９】本発明によるオンチップトポロジー論理ドライ
バを有するメモリ集積回路を試験するための方法を例示
したフローの説明図である。
バを有するメモリ集積回路を試験するための方法を例示
したフローの説明図である。
３０ 半導体メモリＩＣチップ ３２ メモリアレイ ３４ データＩ／Ｏバッファ ３６ アドレスデコーダ ３８ 読み出し／書き込み制御器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム ケネス ウォラー アメリカ合衆国 83704 アイダホ州， ボイズ， マウンテン ヴュー ドライブ 2726 (72)発明者 ポール エス． ザガー アメリカ合衆国 83706 アイダホ州， ボイズ， ブルーステム レーン 2107
Claims (16)
- 【請求項１】 予め規定された回路トポロジーのメモリ
アレイであり、該メモリアレイは複数のメモリセルおよ
び関連したメモリセルに接続された多数のアクセスライ
ンを有したメモリセルと、 メモリアレイ内の１つまたはそれより多くのメモリセル
を選択的にアクセスするためのアドレスを提供するため
のアドレスデコーダと、 メモリアレイ内のメモリセルに書き込まれ及びメモリセ
ルから読み出されたデータを一時的に保持するためのＩ
／Ｏバッファと、 データの書き込み動作とデータの読み出し動作を管理
し、Ｉ／Ｏバッファとアドレスされたメモリセルとの間
でデータを転送するための読み出し／書き込み制御器
と、 アドレスされたメモリセルに書き込まれ及びメモリセル
から読み出されたデータを選択的に反転するためのトポ
ロジー論理ドライバであり、該トポロジー論理ドライバ
はメモリアレイの回路トポロジー内でのアドレスされた
メモリセルの位置に基づいて特定のアドレスされたメモ
リセルに対するデータを選択的に反転し、且つ他のアド
レスされたメモリセルに対するデータを反転しない、ト
ポロジー論理ドライバとから構成されるメモリ集積回路
チップ。 - 【請求項２】 前記トポロジー論理ドライバがアドレス
内の選択されたビットのブール関数を具現化する論理ゲ
ートの組み合わせを含み、ブール関数がメモリアレイの
回路トポロジーを規定することを特徴とする請求項１記
載のメモリ集積回路チップ。 - 【請求項３】 前記アクセスラインが、行ライン及び対
で配列されたビットラインを含み、 前記アドレスデコーダが、行ラインを選択するための行
アドレスとビットライン対を選択するための列アドレス
を含むアドレスを提供し、 前記トポロジー論理ドライバが、行アドレスの関数にし
たがって、アドレスされたメモリセルから読み出されお
よび書き込まれたデータを選択的に反転する、ことを特
徴とする請求項１記載のメモリ集積回路チップ。 - 【請求項４】 前記アクセスラインが、行ライン及び対
で配列されたビットラインを含み、 前記アドレスデコーダが、行ラインを選択するための行
アドレスとビットライン対を選択するための列アドレス
を含むアドレスを提供し、 前記トポロジー論理ドライバが、行アドレスと列アドレ
スの両方の関数にしたがって、アドレスされたメモリセ
ルから読み出されおよび書き込まれたデータを選択的に
反転する、ことを特徴とする請求項１記載のメモリ集積
回路チップ。 - 【請求項５】 予め規定された回路トポロジーのメモリ
アレイであり、該メモリアレイは複数のメモリセルおよ
び関連したメモリセルに接続された多数のアクセスライ
ンを有したメモイアレイと、 メモリアレイ内の１つまたはそれより多くのメモリセル
を選択的にアクセスするためのアドレスを提供するため
のアドレスデコーダと、 メモリアレイ内のメモリセルに書き込まれ及びメモリセ
ルから読み出されたデータを一時的に保持するためのＩ
／Ｏバッファと、 データの書き込み動作とデータの読み出し動作を管理
し、Ｉ／Ｏバッファとアドレスされたメモリセルとの間
でデータを転送するための読み出し／書き込み制御器
と、 アドレスされたメモリセルに書き込まれ及びメモリセル
から読み出されたデータを選択的に反転するためのトポ
ロジー論理ドライバであり、該トポロジー論理ドライバ
はメモリアレイの回路トポロジー内でのアドレスされた
メモリセルの位置に基づいて特定のアドレスされたメモ
リセルに対するデータを選択的に反転し且つ他のアドレ
スされたメモリセルに対するデータを反転せず、該トポ
ロジー論理ドライバは可能性のあるデータ反転のための
メモリアレイ内のメモリセルの領域を識別する汎用復号
化回路を含み、該トポロジー論理ドライバは可能性のあ
るデータ反転のためのメモリアレイ内のメモリセルの特
定の領域を識別する多数の領域復号化回路を含む、トポ
ロジー論理ドライバとから構成されたメモリ集積回路チ
ップ。 - 【請求項６】 予め規定された回路トポロジーのメモリ
アレイであり、該メモリアレイは複数のメモリセルおよ
び関連したメモリセルに接続された多数のアクセスライ
ンを有し、該アクセスラインは行ラインとビットライン
を有し、ビットラインは対で配列されたメモリアレイ
と、 メモリアレイ内の１つまたはそれより多くのメモリセル
を選択的にアクセスするためのアドレスを提供するため
のアドレスデコーダであり、該アドレスデコーダは行ラ
インを選択するための行アドレスとビットライン対を選
択するための列アドレスを含むアドレスを提供するアド
レスデコーダと、 メモリアレイ内のメモリセルに書き込まれ及びメモリセ
ルから読み出されたデータを一時的に保持するためのＩ
／Ｏバッファと、 データの書き込み動作とデータの読み出し動作を管理
し、Ｉ／Ｏバッファとアドレスされたメモリセルとの間
でデータを転送するための読み出し／書き込み制御器
と、 アドレスされたメモリセルに書き込まれ及びメモリセル
から読み出されたデータを選択的に反転するためのトポ
ロジー論理ドライバであり、該トポロジー論理ドライバ
はメモリアレイの回路トポロジー内でのアドレスされた
メモリセルの位置に基づいて特定のアドレスされたメモ
リセルに対するデータを選択的に反転し且つ他のアドレ
スされたメモリセルに対するデータを反転せず、該トポ
ロジー論理ドライバは行アドレスの関数に基づいて可能
性のあるデータ反転のためのメモリアレイ内のメモリセ
ルの領域を識別する汎用復号化回路を含み、該トポロジ
ー論理ドライバは汎用反転信号と列アドレスに基づいて
可能性のあるデータ反転のためのメモリアレイ内のメモ
リセルの特定の領域を識別する多数の領域復号化回路を
含む、トポロジー論理ドライバとから構成されるメモリ
集積回路チップ。 - 【請求項７】 複数のメモリセルおよび関連したメモリ
セルに接続された多数の行ラインと列ラインを有するメ
モリアレイであり、ビットラインは対で配列されまたビ
ットライン対内のビットラインがメモリアレイ内の撚り
接点においてビットライン対内で他のビットラインとク
ロスした撚りライン構造を有したメモリアレイと、 メモリアレイ内の１つまたはそれより多くのメモリセル
を選択的にアクセスするためのアドレスを提供するため
のアドレスデコーダであり、該アドレスデコーダは行ラ
インを選択するための行アドレスとビットライン対を選
択するための列アドレスを含むアドレスを提供するアド
レスデコーダと、 メモリアレイ内のメモリセルに書き込まれ及びメモリセ
ルから読み出されたデータを一時的に保持するためのＩ
／Ｏバッファと、 データの書き込み動作とデータの読み出し動作を管理
し、Ｉ／Ｏバッファとアドレスされたメモリセルとの間
でデータを転送するための読み出し／書き込み制御器
と、 アドレスされたメモリセルに書き込まれ及びメモリセル
から読み出されたデータを選択的に反転するためのトポ
ロジー論理ドライバであり、該トポロジー論理ドライバ
はメモリアレイ内でそれらの関連したビットライン対と
撚り接点に関連したメモリセルの位置に基づいて特定の
アドレスされたメモリセルに対するデータを選択的に反
転し且つ他のアドレスされたメモリセルに対するデータ
を反転しない、トポロジー論理ドライバとから構成され
るメモリ集積回路チップ。 - 【請求項８】 前記トポロジー論理ドライバが、アドレ
ス内の選択されたビットのブール関数を具現化する論理
ゲートの組み合わせを含み、ブール関数がメモリアレイ
の回路トポロジーを規定することを特徴とする請求項７
記載のメモリ集積回路チップ。 - 【請求項９】 前記トポロジー論理ドライバが、行アド
レスの関数にしたがって、アドレスされたメモリセルで
書き込まれたおよび読み出されたデータを選択的に反転
することを特徴とする請求項７記載のメモリ集積回路チ
ップ。 - 【請求項１０】 前記トポロジー論理ドライバが、行ア
ドレスと列アドレスの両方の関数にしたがって、アドレ
スされたメモリセルで書き込まれたおよび読み出された
データを選択的に反転することを特徴とする請求項７記
載のメモリ集積回路チップ。 - 【請求項１１】 トポロジー論理ドライバが、 可能性のあるデータ反転のためのメモリアレイ内のメモ
リセルの領域を識別する汎用復号化回路と、 可能性のあるデータ反転のためのメモリアレイ内のメモ
リセルの特定の領域を識別する多数の領域復号化回路を
含むことを特徴とする請求項７記載のメモリ集積回路チ
ップ。 - 【請求項１２】 トポロジー論理ドライバが、 行アドレスの関数に基づいて可能性のあるデータ反転の
ためのメモリアレイ内のメモリセルの領域を識別し、汎
用反転信号を出力する汎用復号化回路と、 前記汎用反転信号と列アドレスの関数に基づいて可能性
のあるデータ反転のためのメモリアレイ内のメモリセル
の特定の領域を識別する多数の領域復号化回路を含むこ
とを特徴とする請求項７記載のメモリ集積回路チップ。 - 【請求項１３】 予め規定された回路トポロジーのメモ
リアレイであり、該メモリアレイは折り返しビットライ
ン構造で配列された複数のビットライン対および複数の
行ラインを有し、該ビットライン対は撚りビットライン
構造を有し、ビットライン対内のビットラインはメモリ
アレイ内の撚り接点においてビットライン対内で他のビ
ットラインとクロスし、メモリアレイがビットライン対
の交点において接続された複数のメモリセルと行ライン
を有するメモリアレイと、 メモリアレイ内のメモリセルを選択的にアクセスするべ
く行ラインとビットライン対の多数のビットからなるア
ドレスを提供するアドレスデコーダと、 選択されたビットライン対に対して読み出しおよび書き
込みするためのデータＩ／Ｏ手段と、 メモリアレイの回路トポロジー内でアドレスされたメモ
リセルの位置に基づいて、アドレスされたメモリセルに
対して書き込まれおよび読み出されたデータを選択的に
反転するためのデータ反転手段と、から構成され、 メモリ集積回路チップが、前記メモリアレイ内の選択さ
れたビットライン対に接続されるすべてのメモリセルに
同じ２進値のデータを書き込む試験モードで動作可能で
あり、前記データ反転手段が、回路トポロジーを考慮す
るために、選択されたビットライン対に接続された特定
のメモリセルへ入力されたデータを選択的に反転し且
つ、選択されたビットライン対に接続された他のメモリ
セルに入力されたデータは反転しないことを特徴とする
メモリ集積回路チップ。 - 【請求項１４】 前記データが交互の偶数ビットと奇数
ビットを含み、 前記データ反転手段が２つの相補的な信号ＥＶＩＮＶ／
ＥＶＩＮＶ* およびＯＤＩＮＶ／ＯＤＩＮＶ* のセット
を発生し、相補的なＥＶＩＮＶ／ＥＶＩＮＶ*信号はデ
ータの偶数ビットを選択的に反転するために使用され、
相補的なＯＤＩＮＶ／ＯＤＩＮＶ* 信号はデータの奇数
ビットを選択的に反転するために使用され、 メモリアレイの回路トポロジーが、データ反転手段によ
る反転に続いて、同じ行ラインに接続されたアドレスさ
れたメモリセルに実際に入力されたデータの全ての偶数
のビットが同じであり、同じ行ラインに接続されたアド
レスされたメモリセルに実際に入力されたデータの全て
の奇数のビットが同じであるようなものであることを特
徴とする請求項１３記載のメモリ集積回路チップ。 - 【請求項１５】 オンチップのトポロジー論理ドライバ
を有するメモリ集積回路チップを製造するために方法に
おいて、該方法は、 予め規定された回路トポロジーを有し、複数のメモリセ
ルおよび関連するメモリセルに接続された多数のアクセ
スラインを有するメモリアレイからなる集積回路チップ
を提供する行程と、 集積回路の回路トポロジーを表すブール関数を求める行
程と、 集積回路チップ上にブール関数を具現化するトポロジー
論理回路を形成する行程と、から成るメモリ集積回路チ
ップの製造方法。 - 【請求項１６】 予め規定された回路トポロジーを有
し、通常および予備のメモリセルからなる複数のメモリ
セルおよび関連するメモリセルに接続された多数のアク
セスラインを有するメモリアレイからなるメモリ集積回
路チップを試験するための方法であって、該方法は、 メモリセルに対するアドレスにしたがってメモリアレイ
内のメモリセルのグループをアクセスする行程と、 試験パターンにしたがってアクセスされたメモリセルの
グループに選択された数の試験データのビットを同時に
書き込む行程と、 メモリアレイの与えられた回路トポロジーに対する試験
パターンを行うために反転したデータを受信するアクセ
スされたグループ内の特定のメモリセルを内部で位置決
めする行程と、 回路トポロジー内の位置に基づいて特定のメモリセルに
書き込まれた試験データのビットをオンチップで選択的
に反転し、且つ他のメモリセルに書き込まれた試験デー
タのビットは反転しない行程と、 メモリセルのグループから試験データを読み出す行程
と、 先に反転された特定のメモリセルからの試験データのビ
ットをオンチップで選択的に反転する行程と、 メモリ集積回路が欠陥のあるメモリセルを有するかどう
かを決定するために、アクセスされたメモリセルのグル
ープから読み出された試験データのビットをアクセスさ
れたメモリセルのグループに書き込まれた試験データの
ビットと比較する行程と、から成るメモリ集積回路チッ
プの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311706A JPH09147597A (ja) | 1995-11-07 | 1995-11-07 | メモリ集積回路チップ、その製造方法及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311706A JPH09147597A (ja) | 1995-11-07 | 1995-11-07 | メモリ集積回路チップ、その製造方法及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09147597A true JPH09147597A (ja) | 1997-06-06 |
Family
ID=18020493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311706A Pending JPH09147597A (ja) | 1995-11-07 | 1995-11-07 | メモリ集積回路チップ、その製造方法及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09147597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157212A (ja) * | 2005-12-02 | 2007-06-21 | Elpida Memory Inc | 半導体記憶装置 |
| CN119170083A (zh) * | 2023-06-13 | 2024-12-20 | 长鑫存储技术有限公司 | 一种测试电路及存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210591A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Micro Comput Eng Ltd | ダイナミツクメモリ |
| JPS61160900A (ja) * | 1984-12-31 | 1986-07-21 | Nec Corp | Ｒａｍの書込み読出し回路 |
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-
1995
- 1995-11-07 JP JP7311706A patent/JPH09147597A/ja active Pending
Patent Citations (3)
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