JPH02298114A - 準安定回避フリップフロップ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル回路機構、さらに、詳しくは、クロ
ック・フリップフロップ装置に関する。

（従来技術） 様々な形式のフリップフロップ装置がデジタル信号処理
技術において周知である。この形式の一つは、普通は、
クロックデータ形式（あるいはＤ形式）のフリップフロ
ップとして言及されているものであり、相互に接続され
た二つのラッチを備えていて、実際の重要な機器にたく
さん用いられている。

このようなりロック・フリップフロップ装置は、典型的
には、入力データ信号とクロック信号が印加される第１
のラッチを備えている。一方、第１のラッチの出力は、
装置の出力信号をつくりだす第２のラッチに接続されて
いる。

作動の際は、不明瞭な信号がクロックフリップフロップ
装置の入力部でしばしば生ずる。このような信号は第１
のラッチを、いわゆる準安定状態へ移行させる。この状
態は、第１のラッチがつくりだすように設計された所定
の出力デジタル状態とは異なっている。もし、このよう
な準安定状態が生ずると、定められていない信号が第２
のラッチに送られる。この信号に応答すると、第２のラ
ッチはエラーのある、あるいは不明瞭な信号を発生し、
該信号は、第２のラッチの出力部に接続されている関連
回路の作動に有害な影響を及ぼす。

従って、技術者は、クロックフリップフロップ装置の前
述の準安定問題を解決する試みに努力してきた。これら
の努力は、もし首尾よくいけば、もっと信頼性の高いデ
ジタル回路機構の実現を求めている緊迫した現代の需要
にかなうのに十分に貢献するであろう。

（発明の構成） 本発明の原理に従って、第１及び第２のラッチを備える
Ｄ形式のクロックフリップフロップ装置は、第１のラッ
チの準安定状態から生ずる信号が装置の出力部に現われ
ないように構成される。これは、第１及び第２のラッチ
の間に検出器を挿入し、クロック信号をクロックラッチ
回路を介して第１のラッチへ印加することによってなさ
れる。

データ信号も第１のラッチへ印加される。

クロックラッチ回路を介して第１のラッチへ印加される
使用可能クロック信号は、第１のラッチに生ずるであろ
う準安定状態を切り抜けるまで、維持される。一方、検
出器は、第１のラッチが準安定状態を切り抜けるまで、
第２のラッチへのデータ信号を表わす信号を伝達しない
。第１のラッチが所定のデジタル表示のうちの一つに達
した後で始めて第２のラッチへの信号を検出器に発生さ
せる。同時に、検出器は、クロックラッチ回路を使用不
能状態に再設定するために、クロックラッチ回路へも信
号を送るので、別のクロック周期を開始させるための装
置が設けられる。

さらに、本発明に従って、フリップフロップ装置は、第
１のラッチが準安定状態に入る可能性を最小にするよう
に設計される。さらに、第１のラッチは、そこで生ずる
準安定状態を迅速に解消する能力を特徴としている。

本発明、前述及び他の特徴及びその利点の完全な理解は
、添付図面とともに以下に述べる詳細な説明で得られる
であろう。

（実施例） 第１図に示した周知のデジタル装置は、普通、Ｄ形式の
クロックフリップフロップと呼ばれているものである１
図示しているように、本装置は、２つのラッチ１０及び
１２と、クロック信号源１４と、入力回路１６とを備え
ている。データ信号が入力端子１８に印加され、出力信
号が装置の端子２０及び２２に現われる。

第１図の周知の装置における作動の一つとして、入力端
子１８に現われる非同期信号が入力回路１６を介してラ
ッチ１０へ印加される。クロック源１４からのクロック
、すなわち基準信号も、ラッチ１０へ印加される。実際
には、正（あるいは負）へ向うクロック信号の先頭縁部
によって、ラッチ１０が、入力回路１６によって印加さ
れたデータ信号に応答する。今度は、ラッチ１０の状態
を表わす信号がラッチ１２へ印加され、該ラッチ１２は
その信号に応答して、端子２０及び２２で差分、すなわ
ち２レール（ｔｗｏ−ｒａｉｌ）信号を発生させる。全
体のデジタルシステムの一部を構成している関連回路機
構（図示せず）が、出力端子２０及び２２へ接続されて
いる。

第１図に示したラッチ１０及び１２の各々が、所定の２
つの二元表示の一方あるいは他方を示す出力信号を発生
させるのが理想的である。第１図に示した装置を一部に
構成する全体システムが適正に作動するかどうかは、こ
れらの出力表示が、−貫して２つの所定の信号状況の一
方あるいは使方のみを示しているかどうかに依存してい
る。端子２０及び２２に他のどのような出力状況が現わ
れても、システムが不明瞭あるいはエラーのある形で作
動する。

実際の作動では、第１図の周知装置は、準安定状態と普
通呼ばれている状態になることがある。

例えば、ラッチ１０に印加された入力データ信号が「０
」及び「［」のデータ信号を示すように各々に割り当て
られた２つの所定の二元表示を示すレベルの間を移行中
に、もし、使用可能クロック信号がクロック源によって
ラッチ１０に印加された場合、準安定状態が生ずる。

第１図のラッチ１０が準安定状態に入ったときは、ラッ
チ１２へ異常信号を送る。この信号は、ラッチ１２が受
けとるように設計された２つの所定の二元信号値とは異
なる。その結果、ラッチ１２自身も準安定状態へ入るき
っかけとなり、それによって出力端子２０及び２２で定
められていない信号表示を生ずる。

本発明の原理により、前述の準安定状態は、クロック・
フリップフロップ装置の出力端子で現われないように有
効に防止される。さらに、本発明により、このような装
置の準安定が発生する時間は最小になる。さらに、本発
明の装置は、準安定が生じたときに、迅速に回復が行な
われるように設計される。

本発明の原理によってつくられた特定のフリップフロッ
プ装置が第２図にブロック図形式で示されている。タロ
ツク信号源２４を除いて、各ブロックは、第３図乃至第
７図の一つをその中に備＾ている。第３図乃至第７図は
、各々のブロックに対する特定の詳細回路図である。

第２図の入力回路２６は、入力データライン２８と、参
照番号３０で示すように第１のラッチとの間でインター
フェースを提供するように設計されている。例示によっ
て、入力端子３２に印加された二元データ信号は、いわ
ゆる、シングルレール（ｓｉｎｇｌｅ　ｒａｉｌ）形式
である。このような信号は、高電圧あるいは低電圧レベ
ルのいずれかのレベルで単一のライン上に存在し、例え
ば、従来のトランジスタートランジスタ論理回路機構（
ＴＴＬ回路機構）によってつくられる形式の信号である
。実例としては、高いＴＴＬ信号レベルは約２ボルト以
上であり、低いＴＴＬ信号レベルは、はぼ０，８ボルト
以下である。

第２図の入力回路２６は、該回路に印加された前述の入
力信号レベルに応答して、各出力ライン２９及び３１で
、いわゆる差分（すなわち、２レール）出力信号■及び
Ｉ゛を発生する。入力端子３２へ印加されたある信号値
（例えば、「高」レベル）に対しては、回路２６のライ
ン２９に現われる出力信号レベルは、例えば、「高ｊレ
ベルであり、ライン３１に現われる出力信号レベルは「
低」レベルである。他の入力信号レベル（「低」レベル
）に対しては、ライン２９及び３１上の出力信号レベル
は、各々「低」レベル、「高」レベルである。

入力回路２６（第２図）の重要な特徴は、出力Ｉ及び■
゛が、入力データライン２８のレベル変化に応答して変
化することである、入力レベルに変化が生じたときは、
出力Ｉは、例えば、「高」レベルから「低」レベルに移
り、同時に出力Ｉ。

は、「低」レベルからｒ高」レベルに移る。このように
、ラッチ３０がその入力で所定の二元信号レベル以外の
ものを「観測」する不確定な時間は、最小となる。その
ため、ラッチ３０に準安定が生ずるきっかけとなる時間
長さも最小となる。

第２図の入力回路２６は、比較的高入力インピーダンス
を示すように設計されていることも利点となる。約１０
０にΩの入力インピーダンスを示す特定の入力回路を第
３図に示しており、後で説明する。このようなインピー
ダンスにより、入力データライン２８では比較的小さな
負荷ですむ。

第２図の入力回路２６の特定の回路図を、第３図の破線
ブロック２６内で詳細に示す、第３図の回路は、以前に
特定した入力データライン２８と、入力端子３２と、出
力ライン２９及び３１とを含んでいる。

第３図に示したバイポーラＰＮＰ入力トランジスタＱ１
は、前述した回路２６の高入力インピーダンスを提供し
ている。バイポーラＮＰＮＩ−ランジスタＱ２と、ショ
ットキートランジスタ固定のバイポーラＮＰＮトランジ
スタＱ３と、ダイオード接合バイポーラＮＰＮトランジ
スタＱ４及びＱ５は、ショットキーダイオード固定のバ
イポーラＮＰＮ）−ランジスタＱ６とＱ９とから成る差
分対へ差分信号を送る。バイポーラＮＰＮトランジスタ
Ｑ７及びＱ８は整合してカレントミラー（ｃｕｒｒｅｎ
ｔ　ｍ１ｒｒｏｒ）を形成し、ＱＩＯはＱ７のコレクタ
が１ベース−エミッタ電圧降下以下にならないようにし
ており、ＱｌｌはＱ７及びＱ８のベースで信号の変動が
生ずることを防止している。抵抗Ｒ１，Ｒ２及びＲ３は
第４図に示す抵抗Ｒ４、Ｒ５と同様、各々が同じ値であ
る。これらの各抵抗は、例えば、約５にΩである。

第３図乃至第７図の各々に示されている端子３４が正の
直流電源の電圧に接続されており、該電圧をここでＶｃ
ｃと呼ぶこととする。第３図乃至第７図の各回路では、
この電圧は、約＋０．５ボルトの値をもつ、さらに、ｖ
ｂｌ、Ｖ　ｓａｔ及びＶ　＊　ｃ　ｈは、各々、トラン
ジスタのベース−エミッタ電圧降下（典型的には約０．
７ボルト）、導通（飽和）しているトランジスタのコレ
クターエミッタ電圧降下（典型的には０．３ボルト）、
及びショットキーダイオードの前部電圧降下（約０．４
ボルト）を示すために、ここで用いられる。

第３図の回路では、出力ラインＩ及びＩｏのうちの一つ
の「高」表示は、Ｖ　ｃｃに等しい電圧レベルによって
表示される。他方のラインの「低」表示は、３Ｖｂ−Ｖ
−−−と等しい電圧レベルによって表示される。

第２図に示されているように、回路２６の差分出力Ｉ、
工°は、ライン２９．３１を介してラッチ３０に印加さ
れる。別の入力がラッチ３０に送られる。この追加され
た入力は、ライン３８を介してクロックラッチ３６から
ラッチ３０へ印加される。

入力データ信号とクロック信号に応答して、第２図のラ
ッチ３０は、ライン４０と４２で各々差分出力Ｌ１．Ｌ
ｌ’　を発生する。今度は、この出力が検出回路４４へ
印加される。

第４図は破線ブロック３０内にラッチ３０の特定の回路
図を示す。第４図の回路は、入力回路２６から発してい
るライン２９と３１と、クロックラッチ３６から発して
いるライン３８と、出力ラインＬ１及びＬｌｏとを示し
ている。

第４図に示す回路３０のラッチ部分は、ショットキーダ
イオード固定のバイポーラＮＰＮトランジスタＱ１３及
びＱ１４から成っている０図示されているように、Ｑ１
３のコレクタがＱ１４のベースに直接結ばれており、Ｑ
１４のコレクタがＱ１３のベースに直接結ばれている。

これは、最短のラッチ相互接合を提供しているため、有
利な高速形状となっている。

第４図に示されたショットキーダイオード固定バイポー
ラＮＰＮＩ−ランジスタＱ１２とＱ１５は、差分出力Ｌ
１、Ｌｌｏを供給する共通エミッタ出力デバイスである
。ショットキーダイオードＤ１とＤ２は、ライン３８に
印加されたクロック信号が「低」のときに、入力回路２
６からＱ１３及びＱ１４のベースへ電源が流れ込むのを
阻止する。バイポーラＮＰＮトランジスタＱ１６、ダイ
オード接合バイポーラＮＰＮＩ−ランジスタＱ１７及び
抵抗６は、クロック信号が「高」になって、それによっ
て、図示したラッチの作動速度が増加したときに、ライ
ン３８の立ち上りを制限する役目を果たす。

第４図の回路は、Ｑ１３とＱ１４のベースに接続される
容量と抵抗が最小になるように設計されている。このこ
とにより、準安定からのラッチ３０の回復時間は非常に
速くなる。さらに、トランジスタＱ１３及びＱ１４の相
互コンダクタンスを最大にするという利点がある。この
ことは、さらに、準安定からの回復を速めるであろう。

Ｑ１３とＱ１４の相互コンダクタンスを増加させるのに
有効な一つの方法は、それらを標準的なグブルベースレ
イアウト（ｄｏｕｂｌｅ−ｂａｓｅ　１ａｙｏｕｔ）で
製造することである。

第４図では、ライン３８のクロック信号は、「高」　（
約２Ｖｂ、あるいはそれ以上）あるいは「低」　（Ｖ、
。）となるように設計されている。

クロック信号が「低」になったとき、゛ラッチ３０は入
力ライン２９及び３１に現われている差分データ信号に
応答することができる。クロックラッチ３６（第２図及
び第６図）の作動によって、クロックライン３８は、少
なくとも、検出回路４４（第２図及び第５図）によって
ラッチ３０の出力が所定の二元状態の一つに達したと検
出されるまで、「低コのままである。

第４図のラッチ３０の人力ライン３８に印加されたクロ
ック信号が「高」のとき、ライン４０及び４２の出力表
示ＬＬ、Ｌｌ°は３ＶＩ、、−Ｖ、、、。

及び約４ｖゎ＠　　Ｖｇｃｈである。これらの出力表示
は、クロックライン３８が「高」であることと併せて、
検出回路４４（第２図及び第５図）に第２のラッチ（第
２図の参照番号４６で示され、第７図に詳細に示されて
いる）へ切替え信号を送るのに効果的ではない。また、
これらの状況では、検出回路４４はクロックラッチ３６
へ再設定信号を送ることもない。

第４図のラッチ３０の入力ライン３８に印加されている
クロック信号が「低」になったとき、ラッチ３０は、準
安定状態に入ることがある。

準安定状態が存在している途中は、出力ラインＬ１及び
Ｌｌ’での電圧レベルの差は常に限界値■。、以下にな
る。この限界値以下の電圧差と、「低」のクロックライ
ンに応答して、検出回路４４はライン４５及び４７を介
してラッチ４６へ切替え信号を送ることはできない。ま
た、クロックラッチ３６ヘライン４８及び５０（第２図
）を介して再設定信号を送ることもできない。

その結果、ラッチ３０が準安定状態を抜けるまでは、ク
ロックラッチ３６は「低」を送り続ける、すなわち、ラ
ッチ３０へのライン３８に使用可能クロック信号を送り
続ける。

第４図のクロックラッチ３０が準安定状態から抜は出し
て２つの所定の出力表示の一つに達したときは、ライン
４０及び４２の信号レベルＬｌ及びＬＬ’は、２　Ｖ　
、、、及び２Ｖｓ、ｔ　＋Ｖｂｓとなる。同時に、これ
らの値の差が限界値Ｖ　ｂｅに等しいという事実により
、かつ、クロックライン３８がなお「低」であるため、
検出回路４４は、ラッチ４６への差分切替え信号を送り
、クロックラッチ３６を再設定する０重要なことは、こ
れらの切替え及び再設定信号は、ラッチ３０がそこに存
在していた準安定状態から明白に抜は出した後で始めて
、回路４４により提供されることである。

特定の非同期検出回路図を第５図の破線４４内に示す、
第２図に示したように、第５図の入力ラインは参照番号
４０及び４２で示されており、ラッチ４６へ切替え信号
を印加する出力ラインは４５及び４７で示されており、
クロックラッチ３６へ再設定信号を印加する出力ライン
は４８及び５０で示されている。

第５図のショットキーダイオード固定バイポーラＮＰＮ
Ｉ−ランジスタＱ１８及びＱ１９は、１９８８年３月１
４日に出願された共同出願筒１６−Ｊ　５９９号に開示
された検出器と同一の差分検出器から成る。ショットキ
ーダイオードＤ３乃至Ｄ５、及びダイオード接合バイポ
ーラＮＰＮトランジスタＱ２０、Ｑ２１は、検出回路４
４の出力が高く振れるように固定し、それによって検出
回路の作動を速める。

静止状態では、すなわち、クロックライン３８（第４図
）の信号レベルが「低」になるまで、かつ第５図の入力
ライン４０及び４２に印加されるレベルの差がＶ、、、
に達するまでは、検出回路４４のライン４５及び４７に
現われる差分出力は、設定状態から切換えて再設定する
ために、ラッチ４６へ信号を送るのに効果的ではない。

このような静止状態では、回路４４の出力ライン４５及
び４７の信号レベルは、２ｖゎ、＋２Ｖ−を及び２ｖゎ
、＋２Ｖａｅｒｌである。限界値Ｖ　ｂｅに達して、ク
ロックライン３８が「低」であるときは、検出回路４４
によって送られる出力信号レベルは変化する。特定的に
は、出力ライン４５及び４７のレベルは３　Ｖ　ｍａｔ
及び２　Ｖｈｅ＋　２　Ｖ、、ｔ　ニナル。

３ｖ□、の出力信号レベルは、ラッチ４６を設定あるい
は再設定し、クロックラッチ３６を再設定するのに効果
的である。実際には、ここで説明した装置の信号伝達経
路は、クロックラッチ３６が再設定される前に、ラッチ
４６が検出回路４４からの切替え信号に応答して切替わ
るように、有利に配分されている。

そのため、第５図の検出回路４４は、使用可能信号がク
ロックライン３８（第４図）に現われて、ラッチ３０の
出力が所定の二元状態の一つに達したときだけ、ラッチ
４６へ信号を送る役目を果たす、このように、ラッチ３
０の準安定状態を示す信号表示が、ラッチ４６へ伝達し
て通過し出力ライン５４及び５６（第２図）に現われる
ことがないように検出回路４４によって有効に阻止され
る。

第２図のクロックラッチとして使用するのに適した従来
のクロックラッチ回路図を、第６図に詳細に示す、第６
図の入力端子５８にクロック源２４（第２図）から印加
された［高Ｊクロック信号に応答して、第６図のクロッ
クライン３８は「低」になり、それによってラッチ３０
へ使用可能信号を送る。ライン３８は、引き続いてクロ
ックラッチが検出回路４４からの出力の一つによって「
低」になるように（３Ｖ、、ｔになるように）再設定さ
れるまでは、「低」のままである、従って、クロックラ
ッチ３６のラッチ部が解放される。しかし、入力端子５
８へ印加されるクロック信号が再設定されるときになお
「高」であるならば、クロックライン３８の信号は「低
」のままである。しかし、ラッチが解放された以後は、
いったん入力端子５８の入力が「低」になると、ライン
３８のクロック信号は「高」になり、ラッチ３０は、も
はや入力データ信号表示に応答することができなくなる
。

第７図は、第２図のラッチ４６として用いるのに適した
従来のラッチの特定の回路図を示している。第７図では
、ライン４５及び４７は、検出回路４４の出力から発し
ている。ライン５４及び５６が、第２図にも示したよう
に、ここで説明している準安定回避フリップフロップ装
置の全体の出力を構成している。

第７図の人力ライン４５が「低Ｊ　　（，３Ｖ、、ｔ）
になったときは、図示したラッチ４６は、設定された状
態へ切り換わり、あるいは既にその状態にあるときは、
設定状態を維持する。この設定状態では、出力ライン５
４は「高」であり、出力ライン５６は「低」である。同
様に、入力ライン４７の「低」信号によって、ラッチ４
６が再設定状態へ切り換わり、あるいはもし既にその状
態にあるときは再設定状態を維持する。この再設定状態
では、出力ライン５４は「低」であり、出力ライン５６
は「高」である。

最後に、前述の装置が本発明の詳細な説明するためだけ
であることを理解すべきである。これらの原理に従って
、本発明の精神及び範囲から逸脱することなく、多くの
改良や変更が当業者によってなされるであろう。

【図面の簡単な説明】

第１図は、周知のフリップフロップ装置のブロック図で
ある。 第２図は、本発明の原理によって改良された、第１図に
示した形式のフリップフロップ装置の特定の概略ブロッ
ク図である。 第３図は、第２図の装置に備えることができる形式の特
定の入力回路図である。 第４図は、第２図の装置で第１のラッチとして機能する
形式の特定の回路図である。 第５図は、第２図の装置に備えることができる形式の特
定の検出回路図である。 第６図は、第２図の装置に備えることができる形式の特
定のクロックラッチ回路図である。 第７図は、第２図の装置の第２のラッチとして機能する
形式の特定の回路図である。 ２４・・・・クロック源 ２６・・・・入力回路 ３０・・・・第１のラッチ回路 ３６・・・・クロックラッチ回路 ４４・・・・検出回路 ４６・・・・第２のラッチ回路 幻　＝ 匡 一“

Claims (11)

【特許請求の範囲】
1. （１）第１及び第２のラッチと、 入力データ信号を前記第１のラッチへ印加するための手
   段と、 使用可能クロック信号を前記第１のラッチへ印加するた
   めの、入力クロック信号によって設定自在な手段と、 前記第１及び第２のラッチの間に配置され、前記第１の
   ラッチへ印加された使用可能クロック信号に応答し、少
   なくとも、前記第２のラッチへ切替え信号を印加するた
   めに、かつ、使用可能クロック信号印加用の前記手段へ
   再設定信号を印加するために、ある特定の値と等しい、
   前記第１のラッチからの信号に応答する手段と から成るフリップフロップ装置。
2. （２）入力データ信号を印加するための前記手段が、前
   記第１のラッチへ２レールデジタル信号を印加するため
   の入力回路から成る請求項（１）の装置。
3. （３）入力データ信号を印加するための前記手段が、前
   記第１のラッチへ２レールデジタル信号を印加するため
   に、シングルレールデジタル信号に応答する入力回路か
   ら成る請求項（２）の装置。
4. （４）前記入力回路が高入力インピーダンス特性を示す
   請求項（３）の装置。
5. （５）前記ラッチの間に配置された前記手段が、非同期
   差分検出器から成る請求項（１）の装置。
6. （６）信号が、前記第１のラッチから前記差分検出器へ
   ２レールデジタル表示で印加される請求項（５）の装置
   。
7. （７）前記差分検出器が使用可能信号に応答し、かつ、
   前記第１のラッチからの信号が前記第２のラッチへ印加
   されないようにするため、ある特定値以下の、前記第１
   のラッチからの２レール表示レベルの差に応答する請求
   項（６）の装置。
8. （８）前記差分検出器が、前記検出器によってつくられ
   る出力信号の電圧変動を制限するための手段を備えてい
   る請求項（７）の装置。
9. （９）前記第１のラッチが、該ラッチに印加されるクロ
   ック信号の電圧変動を制限するための手段を備えている
   請求項（８）の装置。
10. （１０）入力クロック信号によって設定自在な前記手段
    がクロックラッチを備えており、該クロックラッチは、
    前記クロックラッチが前記第１及び第２のラッチの間に
    配置されている前記手段からの再設定信号によって再設
    定されるまで、前記第１のラッチへ使用可能信号を送り
    続けるために、特定レベルの入力クロック信号に応答す
    る請求項（１）の装置。
11. （１１）前記装置の信号伝達経路は、前記第２のラッチ
    が、前記クロックラッチが再設定される前に、前記第１
    及び第２のラッチの間に配置されている前記手段からの
    切換え信号に応答して切換わるように配分されている請
    求項（１０）の装置。