JPH0782069B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0782069B2 JPH0782069B2 JP60089303A JP8930385A JPH0782069B2 JP H0782069 B2 JPH0782069 B2 JP H0782069B2 JP 60089303 A JP60089303 A JP 60089303A JP 8930385 A JP8930385 A JP 8930385A JP H0782069 B2 JPH0782069 B2 JP H0782069B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- terminal
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。
従来の半導体集積回路は、出力端子が接地された状態に
なっているか否かを検出する回路を有していない。
なっているか否かを検出する回路を有していない。
上述の従来の半導体集積回路は、コンピュータ等の装置
に組込まれた後に誤動作を生じてもその原因を究明する
のは困難である。特にコンピュータ等の装置側の誤配線
により出力端子が接地された状態になっているため誤動
作を生じる場合でもその出力端子の接地状態を究明する
のは困難である。
に組込まれた後に誤動作を生じてもその原因を究明する
のは困難である。特にコンピュータ等の装置側の誤配線
により出力端子が接地された状態になっているため誤動
作を生じる場合でもその出力端子の接地状態を究明する
のは困難である。
本発明の目的は、出力端子が接地されているか否かを容
易に検出でき、誤配線により出力端子が接地されていて
誤動作する場合は、容易にその誤動作の原因を究明でき
る半導体集積回路を提供することにある。
易に検出でき、誤配線により出力端子が接地されていて
誤動作する場合は、容易にその誤動作の原因を究明でき
る半導体集積回路を提供することにある。
本発明の半導体集積回路は、内部回路からの入力信号と
基準電圧を入力し出力端子に出力する第１の電流切換型
出力回路と、前記入力信号と前記出力端子の信号を入力
する第２の電流切換型出力回路と、この第２の電流切換
型出力回路の出力信号を受けるフリップフロップとを含
んで構成される。
基準電圧を入力し出力端子に出力する第１の電流切換型
出力回路と、前記入力信号と前記出力端子の信号を入力
する第２の電流切換型出力回路と、この第２の電流切換
型出力回路の出力信号を受けるフリップフロップとを含
んで構成される。
第１図は本発明の一実施例を示す回路図である。半導体
集積回路の内部回路から発生する論理信号は同じ半導体
集積回路上の出力ブロックA1の入力１へ入る。入力１は
トランジスタQ1のベースへ入り、抵抗R1とで構成された
第１のエミッタフオロワー回路の入力となる。このエミ
ッタフオロワー回路の出力２はトランジスタQ2とQ5のベ
ースに入っている。トランジスタQ2はベースに基準電圧
VRの印加されたトランジスタQ3と抵抗R2と定電流源C1と
で第１の電流切換型（以下CMLと言う）出力回路を構成
している。ここで抵抗R2とトランジスタQ3のコレクタと
の接続点はこのCML出力回路の出力であり、出力端子３
で半導体集積回路の外部信号となる。また出力端子３は
トランジスタQ4のベースへ接続されており、トランジス
タQ4と抵抗R3とR4で構成される第２のエミッタフオロワ
ー回路の入力となる。また、抵抗R3とR4の接続点５はこ
の第２のエミッタフオロワー回路の出力であり、トラン
ジスタQ6のベースへ入っている。さらにここでトランジ
スタQ6はトランジスタQ5、定電流源C2と共に第２のCML
検出回路を構成している。このCML検出回路の出力とな
っている。トランジスタQ6のコレクタは他の複数の出力
ブロックと共にブロックA1…Anと抵抗R5,ダイオードD1
の接続点６で共通接続されている。さらにこの接続点６
はインバータG1に入り、反転論理出力７となって、フリ
ップフロップB1に入る。ここでのフリップフロップB1は
リセットとセット入力をもつフリップフロップであり端
子８はリセット端子であり、前記の反転論理出力７はセ
ット入力となる。さらにフリップフロップB1の出力は端
子９に接続されている。
集積回路の内部回路から発生する論理信号は同じ半導体
集積回路上の出力ブロックA1の入力１へ入る。入力１は
トランジスタQ1のベースへ入り、抵抗R1とで構成された
第１のエミッタフオロワー回路の入力となる。このエミ
ッタフオロワー回路の出力２はトランジスタQ2とQ5のベ
ースに入っている。トランジスタQ2はベースに基準電圧
VRの印加されたトランジスタQ3と抵抗R2と定電流源C1と
で第１の電流切換型（以下CMLと言う）出力回路を構成
している。ここで抵抗R2とトランジスタQ3のコレクタと
の接続点はこのCML出力回路の出力であり、出力端子３
で半導体集積回路の外部信号となる。また出力端子３は
トランジスタQ4のベースへ接続されており、トランジス
タQ4と抵抗R3とR4で構成される第２のエミッタフオロワ
ー回路の入力となる。また、抵抗R3とR4の接続点５はこ
の第２のエミッタフオロワー回路の出力であり、トラン
ジスタQ6のベースへ入っている。さらにここでトランジ
スタQ6はトランジスタQ5、定電流源C2と共に第２のCML
検出回路を構成している。このCML検出回路の出力とな
っている。トランジスタQ6のコレクタは他の複数の出力
ブロックと共にブロックA1…Anと抵抗R5,ダイオードD1
の接続点６で共通接続されている。さらにこの接続点６
はインバータG1に入り、反転論理出力７となって、フリ
ップフロップB1に入る。ここでのフリップフロップB1は
リセットとセット入力をもつフリップフロップであり端
子８はリセット端子であり、前記の反転論理出力７はセ
ット入力となる。さらにフリップフロップB1の出力は端
子９に接続されている。
これらにより、半導体集積回路の内部論理信号は出力ブ
ロック内の第１のエミッタフオロワー回路を通り、さら
にCML出力回路を通って出力端子３に現われる。また一
方出力端子３の信号は第２のエミッタフオロワー回路を
通って、第１のエミッタフオロワー回路の出力信号と共
に、出力端子３の接地又は非接地を検出するための回路
であるCML検出回路に入る。さらにこのCLM検出回路は他
の出力ブロックと共に共通接続され、インベータを通っ
てフリップフロップ回路の入力となる。従って、出力端
子の接地検出結果はフリップフロップの論理状態で示す
ことが出来る。次に第２図と第３図を用いて第１図に示
す半導体集積回路の動作を説明する。
ロック内の第１のエミッタフオロワー回路を通り、さら
にCML出力回路を通って出力端子３に現われる。また一
方出力端子３の信号は第２のエミッタフオロワー回路を
通って、第１のエミッタフオロワー回路の出力信号と共
に、出力端子３の接地又は非接地を検出するための回路
であるCML検出回路に入る。さらにこのCLM検出回路は他
の出力ブロックと共に共通接続され、インベータを通っ
てフリップフロップ回路の入力となる。従って、出力端
子の接地検出結果はフリップフロップの論理状態で示す
ことが出来る。次に第２図と第３図を用いて第１図に示
す半導体集積回路の動作を説明する。
第２図は出力端子３が非接地の状態、すなわち正常使用
状態の動作を示す波形図である。入力端子１にハイレベ
ル（以下Ｈレベルと言う）がOV,ローレベル（以下Ｌレ
ベルと言う）がVlである信号が入力された時、端子２に
は端子１のレベルに対してトランジスタQ1のベースとエ
ミッタ間順方向電圧VFlだけレベルの下がったＨレベルV
Fl,LレベルがVFl＋Vlの同相の信号が現われる。さらに
端子２の信号を入力とするCML出力回路はトランジスタQ
3のベースに入る基準電圧VRがほぼ に設定されているため出力端子３にはＨレベルOV,Lレベ
ルがV2である端子２と同相の出力信号が発生する。さら
に出力端子３の信号は第２のエミッタフオロワー回路の
出力５は出力端子３に対してトランジスタQ4のベースと
エミッタ間順方向電圧VF4及びトランジスタQ4のエミッ
タ電流I4と抵抗R3できまるレベルだけ下がった、Ｈレベ
ルがVF4＋I3×R3,LレベルがVF4＋I3×R3＋V2となる同相
の信号が発生する。ここでV1＝V2,VF1＝VF4, とすると、CML検出回路に入る端子２の入力は端子５の
入力に比較して常にV1/2だけ高くなる。このため定電流
源C2の電流I2はトランジスタQ5を流れる。このことから
全ての出力ブロックL1…Amの出力端子が非接地である場
合、共通接地点６は常にＨレベルのOVとなり、インバー
タGlの出力７もＬレベルとなる。従ってフリップフロッ
プBlは第２図に示される様に端子８でリセットされた状
態となり、その出力９は常にＨレベルを保持し、出力端
子が非接地であることを示す。
状態の動作を示す波形図である。入力端子１にハイレベ
ル（以下Ｈレベルと言う）がOV,ローレベル（以下Ｌレ
ベルと言う）がVlである信号が入力された時、端子２に
は端子１のレベルに対してトランジスタQ1のベースとエ
ミッタ間順方向電圧VFlだけレベルの下がったＨレベルV
Fl,LレベルがVFl＋Vlの同相の信号が現われる。さらに
端子２の信号を入力とするCML出力回路はトランジスタQ
3のベースに入る基準電圧VRがほぼ に設定されているため出力端子３にはＨレベルOV,Lレベ
ルがV2である端子２と同相の出力信号が発生する。さら
に出力端子３の信号は第２のエミッタフオロワー回路の
出力５は出力端子３に対してトランジスタQ4のベースと
エミッタ間順方向電圧VF4及びトランジスタQ4のエミッ
タ電流I4と抵抗R3できまるレベルだけ下がった、Ｈレベ
ルがVF4＋I3×R3,LレベルがVF4＋I3×R3＋V2となる同相
の信号が発生する。ここでV1＝V2,VF1＝VF4, とすると、CML検出回路に入る端子２の入力は端子５の
入力に比較して常にV1/2だけ高くなる。このため定電流
源C2の電流I2はトランジスタQ5を流れる。このことから
全ての出力ブロックL1…Amの出力端子が非接地である場
合、共通接地点６は常にＨレベルのOVとなり、インバー
タGlの出力７もＬレベルとなる。従ってフリップフロッ
プBlは第２図に示される様に端子８でリセットされた状
態となり、その出力９は常にＨレベルを保持し、出力端
子が非接地であることを示す。
次に出力端子３がクランドレベルに接地された状態の動
作を第３図を用いて説明する。入力端子１及び端子２の
動作は第２図と同様である。しかし出力端子３が外部の
要因によってグランドレベルに接地された場合、出力端
子３は常にＨレベルのOVに固定される。従って第２のエ
ミッタフオロワー回路の出力５は常にVF4＋I3×R3のレ
ベルに固定されたままとなる。ここで第２図で説明した
様に、トランジスタQ1とQ4のエミッタとベース間順方向
電圧VF1とVF4を等しいものとし、またI3×R3のレベルを
V1/2とすると、CML検出回路の電流I2は、端子２がＨレ
ベルのとき、端子５より端子２のレベルが高いためトラ
ンジスタQ5を流れ、端子２がＬレベルのとき逆に端子５
のレベルが高いためトランジスタQ6を流れる。従って共
通接続点６は端子２がＬレベルのとき電流I2と抵抗R5で
きまるレベルが発生することになる。さらに接続点６の
信号はインバータG1により端子７の反転信号となる。こ
こで第２図の説明で述べた様にリセット端子８によって
あらかじめフリップフロップB1をリセットしているもの
とすると、フリップフロップの出力信号９はリセット状
態のＨレベルから端子７によるセット状態のＬレベルに
変化することになる。
作を第３図を用いて説明する。入力端子１及び端子２の
動作は第２図と同様である。しかし出力端子３が外部の
要因によってグランドレベルに接地された場合、出力端
子３は常にＨレベルのOVに固定される。従って第２のエ
ミッタフオロワー回路の出力５は常にVF4＋I3×R3のレ
ベルに固定されたままとなる。ここで第２図で説明した
様に、トランジスタQ1とQ4のエミッタとベース間順方向
電圧VF1とVF4を等しいものとし、またI3×R3のレベルを
V1/2とすると、CML検出回路の電流I2は、端子２がＨレ
ベルのとき、端子５より端子２のレベルが高いためトラ
ンジスタQ5を流れ、端子２がＬレベルのとき逆に端子５
のレベルが高いためトランジスタQ6を流れる。従って共
通接続点６は端子２がＬレベルのとき電流I2と抵抗R5で
きまるレベルが発生することになる。さらに接続点６の
信号はインバータG1により端子７の反転信号となる。こ
こで第２図の説明で述べた様にリセット端子８によって
あらかじめフリップフロップB1をリセットしているもの
とすると、フリップフロップの出力信号９はリセット状
態のＨレベルから端子７によるセット状態のＬレベルに
変化することになる。
また、第１図から判る様に共通接続点６には複数の出力
ブロックのA1…AnのCML検出回路の出力が共通に接続さ
れているので各出力ブロックのどれか１か所以上の出力
端子が設置された場合、その状態を検出しフリップフロ
ップの出力９にＬレベルとして接地結果を示すことにな
る。
ブロックのA1…AnのCML検出回路の出力が共通に接続さ
れているので各出力ブロックのどれか１か所以上の出力
端子が設置された場合、その状態を検出しフリップフロ
ップの出力９にＬレベルとして接地結果を示すことにな
る。
以上説明したように本発明は、入力信号を入力して出力
端子に出力する第１の電流切換型出力回路と入力信号と
出力端子の信号を入力する第２の電流切換型出力回路と
を設けることにより出力端子が接地されていることを検
出し、検出結果を外部信号として取り出すことが出来る
効果がある。
端子に出力する第１の電流切換型出力回路と入力信号と
出力端子の信号を入力する第２の電流切換型出力回路と
を設けることにより出力端子が接地されていることを検
出し、検出結果を外部信号として取り出すことが出来る
効果がある。
従って半導体集積回路を組み込んだ装置が誤動作する場
合に、その原因が誤配線等により半導体集積回路の出力
端子が接地状態になっているためか否かを容易に判定で
きる。
合に、その原因が誤配線等により半導体集積回路の出力
端子が接地状態になっているためか否かを容易に判定で
きる。
第１図は本発明の一実施例を示す回路図，第２図は出力
端子が非接地状態における第１図に示す実施例の各点の
動作を示す波形図，第３図は出力端子が接地状態におけ
る第１図に示す実施例の各点の動作を示す波形図であ
る。 A1…An……出力ブロック、Gl……インバータ、Bl……セ
ットとリセット型フリップフロップ、Q1,Q2,Q3,Q4,Q5,Q
6……トランジスタ、R1,R2,R3,R4,R5……抵抗、ダイオ
ード……D1,1,2,4,5,7……端子、３……出力端子、６…
…共通接続点、８……リセット端子、９……フリップフ
ロップ出力端子、C1,C2……定電流源、I1,I2,I3……電
流、VR……基準電圧、VEE……電源電圧。
端子が非接地状態における第１図に示す実施例の各点の
動作を示す波形図，第３図は出力端子が接地状態におけ
る第１図に示す実施例の各点の動作を示す波形図であ
る。 A1…An……出力ブロック、Gl……インバータ、Bl……セ
ットとリセット型フリップフロップ、Q1,Q2,Q3,Q4,Q5,Q
6……トランジスタ、R1,R2,R3,R4,R5……抵抗、ダイオ
ード……D1,1,2,4,5,7……端子、３……出力端子、６…
…共通接続点、８……リセット端子、９……フリップフ
ロップ出力端子、C1,C2……定電流源、I1,I2,I3……電
流、VR……基準電圧、VEE……電源電圧。
Claims (2)
- 【請求項１】内部回路からの入力信号と基準電圧を入力
し出力端子に出力する第１の電流切換型出力回路と、前
記入力信号と前記出力端子の信号を入力する第２の電流
切換型出力回路と、この第２の電流切換型出力回路の出
力信号を受けるフリップフロップとを含むことを特徴と
する半導体集積回路。 - 【請求項２】内部回路からの入力信号と基準電圧を入力
し出力端子に出力する第１の電流切換型出力回路と、前
記入力信号と前記出力端子の信号を入力する第２の電流
切換型出力回路とを有する出力ブロックを複数備え、 この複数の出力ブロックそれぞれの前記第２の電流切換
型出力回路の出力信号を受けるフリップフロップを含む
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089303A JPH0782069B2 (ja) | 1985-04-25 | 1985-04-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089303A JPH0782069B2 (ja) | 1985-04-25 | 1985-04-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248138A JPS61248138A (ja) | 1986-11-05 |
| JPH0782069B2 true JPH0782069B2 (ja) | 1995-09-06 |
Family
ID=13966896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089303A Expired - Lifetime JPH0782069B2 (ja) | 1985-04-25 | 1985-04-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782069B2 (ja) |
-
1985
- 1985-04-25 JP JP60089303A patent/JPH0782069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248138A (ja) | 1986-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4255748A (en) | Bus fault detector | |
| JP2937504B2 (ja) | 電源監視回路 | |
| JPS601980B2 (ja) | 自動リセット回路 | |
| JPH02298114A (ja) | 準安定回避フリップフロップ装置 | |
| JPS60501035A (ja) | 低減した入力バイアス電流を有する比較器回路 | |
| GB1564565A (en) | Switching circuits | |
| US4250407A (en) | Multi function patch pin circuit | |
| US3237023A (en) | Peak amplitude sensing circuit | |
| JPH0243371B2 (ja) | ||
| JPH0554072B2 (ja) | ||
| EP0367115B1 (en) | Integrated circuit device having signal discrimination circuit and method of testing the same | |
| US4967151A (en) | Method and apparatus for detecting faults in differential current switching logic circuits | |
| JPS61248138A (ja) | 半導体集積回路 | |
| US4054803A (en) | Matcher circuit | |
| JP2533432B2 (ja) | 位相検出回路 | |
| US5396182A (en) | Low signal margin detect circuit | |
| US3121806A (en) | Electronic code comparator | |
| KR880003606Y1 (ko) | 트라이 스테이트 검출회로 | |
| SU714291A1 (ru) | Устройство сравнени | |
| JP2687462B2 (ja) | 電源電圧検出回路 | |
| JPH0326678Y2 (ja) | ||
| JPH024078B2 (ja) | ||
| KR100344762B1 (ko) | 전원전압의 저전압레벨 검출회로 | |
| JPS6340915Y2 (ja) | ||
| JP2690521B2 (ja) | 減電圧検出回路 |