JPH0229849A - コンピュータ、メモリシステム、情報蓄積装置 - Google Patents
コンピュータ、メモリシステム、情報蓄積装置Info
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- JPH0229849A JPH0229849A JP1117629A JP11762989A JPH0229849A JP H0229849 A JPH0229849 A JP H0229849A JP 1117629 A JP1117629 A JP 1117629A JP 11762989 A JP11762989 A JP 11762989A JP H0229849 A JPH0229849 A JP H0229849A
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- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は、コンピュータシステムに関し、特に、コンピ
ュータシステムにおいて用いられるメモリシステムに関
する。
ュータシステムにおいて用いられるメモリシステムに関
する。
［従来技術の説明］
コンピュータシステムの重要な用途の１つは、データの
操作である。当該データ操作は、大量の情報を、人間が
容易に理解しうる表の形にまとめあげること等、ある場
合には、それ自体意味あることである。別な場合におい
ては、データは、リニアプログラミング最適化プロセス
等のコンピュータが実行しているタスクの一部として操
作される。
操作である。当該データ操作は、大量の情報を、人間が
容易に理解しうる表の形にまとめあげること等、ある場
合には、それ自体意味あることである。別な場合におい
ては、データは、リニアプログラミング最適化プロセス
等のコンピュータが実行しているタスクの一部として操
作される。
コンピュータのメモリにストアされたデータは、当該コ
ンピュータの制御及び操作回路によってアクセスされる
。従来技術に係るメモリは、その各々が情報をストアす
ることができる、複数個のロケーションを有している。
ンピュータの制御及び操作回路によってアクセスされる
。従来技術に係るメモリは、その各々が情報をストアす
ることができる、複数個のロケーションを有している。
当該ロケーションは、各々、郵便局の私書箱のようなも
のである。特定の私書箱の内容を用いるためには、特定
の識別番号すなわちアドレスを知っていることが必要と
なる。コンピュータが１つのデータを要求する場合には
いつでも、当該コンピュータは当該要求されたデータが
存在するメモリロケーションを知っていなければならな
い。その後、当該コンピュータは、当該メモリの適切な
ロケーションに対するアドレスを規定し、次いで、当該
アドレスにより、当該コンピュータに前記ロケーション
内に存在するデータが与えられる。すなわちメモリは、
コンピュータが配置しようとする全ての情報に対する受
動的倉庫として機能する。
のである。特定の私書箱の内容を用いるためには、特定
の識別番号すなわちアドレスを知っていることが必要と
なる。コンピュータが１つのデータを要求する場合には
いつでも、当該コンピュータは当該要求されたデータが
存在するメモリロケーションを知っていなければならな
い。その後、当該コンピュータは、当該メモリの適切な
ロケーションに対するアドレスを規定し、次いで、当該
アドレスにより、当該コンピュータに前記ロケーション
内に存在するデータが与えられる。すなわちメモリは、
コンピュータが配置しようとする全ての情報に対する受
動的倉庫として機能する。
コンピュータは、当該コンピュータに書込まれたプログ
ラムを実行することによって、有用なタスクを実行する
。これらのプログラムは、実行中のタスクの一部として
アクセスされ、操作させられるデータに関する知識を有
していなければならない。これらのプログラムを書く技
術者は、データに関する組織的な構成を考えているが、
しばしば、現時点で作成中のプログラムに関するデータ
の構成要素の各々に独自の名前あるいは番号を割当てる
ことが不便であることに気がつく。その代わりにブロク
ラマは、データをデータストラクチャと呼称されるグル
ープに組織することがままある。以下にデータストラク
チチャの例が示される。
ラムを実行することによって、有用なタスクを実行する
。これらのプログラムは、実行中のタスクの一部として
アクセスされ、操作させられるデータに関する知識を有
していなければならない。これらのプログラムを書く技
術者は、データに関する組織的な構成を考えているが、
しばしば、現時点で作成中のプログラムに関するデータ
の構成要素の各々に独自の名前あるいは番号を割当てる
ことが不便であることに気がつく。その代わりにブロク
ラマは、データをデータストラクチャと呼称されるグル
ープに組織することがままある。以下にデータストラク
チチャの例が示される。
−船釣なデータストラクチャの一例がスタックである。
スタックにおいては、アイテムは、カフェテリアにおけ
るトレーのように、他のものの“最上部”に積み重ねら
れる。スタックからアイテムが読み出される場合には、
当該アイテムは読み出されるスタックの必ず最上部にあ
るものである。同様に、アイテムが書込まれる場合には
、必ずスタックの最上部に“ブツシュ（ｐｕｓｈ）”さ
れる。それゆえ、スタックは、′ラスト・インφファー
スト・アウト” （ＬＩＦＯ）型のデータストラクチャ
である。
るトレーのように、他のものの“最上部”に積み重ねら
れる。スタックからアイテムが読み出される場合には、
当該アイテムは読み出されるスタックの必ず最上部にあ
るものである。同様に、アイテムが書込まれる場合には
、必ずスタックの最上部に“ブツシュ（ｐｕｓｈ）”さ
れる。それゆえ、スタックは、′ラスト・インφファー
スト・アウト” （ＬＩＦＯ）型のデータストラクチャ
である。
一般的なデータストラクチャの別な例はツリーである。
ツリーは家系図のようなものである。ツリーにおいては
、ヘッドを形成する単一の構造のデータが存在する。当
該単一構造データはルートと呼称される。ルートは第１
世代（ペアレント）であり、各ペアレントは１以上の“
子（チャイルド）”を有しく各チャイルドは、それ自体
−データである）、これらのチャイルドは、さらに複数
のチャイルドを有する、というように続いていく。
、ヘッドを形成する単一の構造のデータが存在する。当
該単一構造データはルートと呼称される。ルートは第１
世代（ペアレント）であり、各ペアレントは１以上の“
子（チャイルド）”を有しく各チャイルドは、それ自体
−データである）、これらのチャイルドは、さらに複数
のチャイルドを有する、というように続いていく。
勿論、これらのストラクチャは、プログラムによって、
当該データに関して課された実体を抽出するものである
が、ユーザに対する意義的重要性をも有している。
当該データに関して課された実体を抽出するものである
が、ユーザに対する意義的重要性をも有している。
コンピュータプログラムが、例えばスタックとして組織
されたデータを操作する場合には、スタックの概念をメ
モリが理解できるような形に、即ち、番号を付されたロ
ケーション即ちアドレスに翻訳することが必ず必要とさ
れる。スタックを実効的に実現するためには、プロセッ
サは、当該スタックの現時点における先頭がどこである
かを知っていることができなければならない。即ち、ス
タックの先頭のアドレスは、別なメモリロケーションに
ストアされている。スタックにおける先頭アイテムを読
み出すためには、コンピュータは、まず、スタックの先
頭を識別しているアドレスを得なければならない。当該
アドレスがロケーションされた後、当該アドレスに存在
する実際のデータが要求される。スタックの先頭にアイ
テムを追加する、アイテムを消去する等の動作は、同様
な複数回のメモリアクセスを必要とする。実際には、注
意深（書かれたプログラムは、スタックが当該プログラ
ムに対して割当てられたロケーション範囲内に存在する
か否か、あるいは、スタックが現時点で他のデータスト
ラグチャに対して割当てられたロケーションを操作する
ことになるポイントに近付きつつあるか否かを、当然チ
エツクするために、さらに多くのメモリアクセスが要求
されることとなる。明らかに、メモリがデータ倉庫とし
て取扱われる方法と、メモリロケーションが複数のプロ
グラムに対して分与される方法との間には差異が存在す
る。
されたデータを操作する場合には、スタックの概念をメ
モリが理解できるような形に、即ち、番号を付されたロ
ケーション即ちアドレスに翻訳することが必ず必要とさ
れる。スタックを実効的に実現するためには、プロセッ
サは、当該スタックの現時点における先頭がどこである
かを知っていることができなければならない。即ち、ス
タックの先頭のアドレスは、別なメモリロケーションに
ストアされている。スタックにおける先頭アイテムを読
み出すためには、コンピュータは、まず、スタックの先
頭を識別しているアドレスを得なければならない。当該
アドレスがロケーションされた後、当該アドレスに存在
する実際のデータが要求される。スタックの先頭にアイ
テムを追加する、アイテムを消去する等の動作は、同様
な複数回のメモリアクセスを必要とする。実際には、注
意深（書かれたプログラムは、スタックが当該プログラ
ムに対して割当てられたロケーション範囲内に存在する
か否か、あるいは、スタックが現時点で他のデータスト
ラグチャに対して割当てられたロケーションを操作する
ことになるポイントに近付きつつあるか否かを、当然チ
エツクするために、さらに多くのメモリアクセスが要求
されることとなる。明らかに、メモリがデータ倉庫とし
て取扱われる方法と、メモリロケーションが複数のプロ
グラムに対して分与される方法との間には差異が存在す
る。
プログラマは、通常、各データストラグチャに関係する
実際のメモリロケーションを見逃さないことに相当の努
力を払９ている。この作業は厄介で誤りやすいばかりで
なく、非常に非能率的である。スタックアクセス等の単
純なタスクは、理想的には単一メモリアクセスであるは
ずである。メモリ範囲チエツク及びストレージ管理のた
めこの単純なタスクに対してより多くのメモリアクセス
が必要となる。
実際のメモリロケーションを見逃さないことに相当の努
力を払９ている。この作業は厄介で誤りやすいばかりで
なく、非常に非能率的である。スタックアクセス等の単
純なタスクは、理想的には単一メモリアクセスであるは
ずである。メモリ範囲チエツク及びストレージ管理のた
めこの単純なタスクに対してより多くのメモリアクセス
が必要となる。
（発明の概要）
本発明は、コンピュータの動作をコンピュータの制御及
びデータ操作ユニットとのインターフェースを行なう、
−膜化されたプログラマブルメモリシステムを供給する
ことによって増強するものである。本発明に係るメモリ
システムは、通常コンピュータによって実行されるよう
な操作の実行、管理及びチエツクを行なうことが可能で
ある。当該システムは、ネットワーク状に相互に接続さ
れてメモリモジュールを形成している、任意側のアクテ
ィブストラクチャモジュール（ＡＳＥ）を有している。
びデータ操作ユニットとのインターフェースを行なう、
−膜化されたプログラマブルメモリシステムを供給する
ことによって増強するものである。本発明に係るメモリ
システムは、通常コンピュータによって実行されるよう
な操作の実行、管理及びチエツクを行なうことが可能で
ある。当該システムは、ネットワーク状に相互に接続さ
れてメモリモジュールを形成している、任意側のアクテ
ィブストラクチャモジュール（ＡＳＥ）を有している。
当該メモリモジュールは、相互に接続されて、返書結合
メモリシステムを有する。アグリゲートシステムを形成
する。当該アグリゲートメモリシステムがコンピユーラ
ダと接続される。各ＡＳＥはプロセッサ部及び通常のメ
モリ部を有している。当該プロセッサ部は、汎用プログ
ラマブルマイクロプロセッサあるいは当該メモリシステ
ムが実行することを期待されている特定の機能に適した
特別仕様のコントローラである。さらに、本発明に従っ
て、１つ以上のＣＰＵが本発明に係るメモリシステムに
接続されることが可能であり、当該接続は、複数のポー
トを通じて効果的に実現される。
メモリシステムを有する。アグリゲートシステムを形成
する。当該アグリゲートメモリシステムがコンピユーラ
ダと接続される。各ＡＳＥはプロセッサ部及び通常のメ
モリ部を有している。当該プロセッサ部は、汎用プログ
ラマブルマイクロプロセッサあるいは当該メモリシステ
ムが実行することを期待されている特定の機能に適した
特別仕様のコントローラである。さらに、本発明に従っ
て、１つ以上のＣＰＵが本発明に係るメモリシステムに
接続されることが可能であり、当該接続は、複数のポー
トを通じて効果的に実現される。
（実施例の説明）
データストラグチャエレメントをメモリにストアし、メ
モリ内でデータストラグチャエレメントを操作し、メモ
リからデータストラグチャエレメントを回復することに
係る概念は、これまでメモリシステム技術に関して応用
されてきていない。
モリ内でデータストラグチャエレメントを操作し、メモ
リからデータストラグチャエレメントを回復することに
係る概念は、これまでメモリシステム技術に関して応用
されてきていない。
選択されたあらゆるデータストラグチャエレメントを操
作するようにプログラムされることか可能なメモリシス
テムを有すること、及び、ストアされた情報に関する知
識ベースの管理をもはや要求されることのないＣＰＵに
対して当該システムを接続することは、全く新しい概念
である。
作するようにプログラムされることか可能なメモリシス
テムを有すること、及び、ストアされた情報に関する知
識ベースの管理をもはや要求されることのないＣＰＵに
対して当該システムを接続することは、全く新しい概念
である。
“データストラグチャ”の概念は、コンピュータサイエ
ンスの技術者には公知のものであるが、本明細書の理解
のためには、“データストラグチャ”が何であるか明言
しておくことが好ましい。
ンスの技術者には公知のものであるが、本明細書の理解
のためには、“データストラグチャ”が何であるか明言
しておくことが好ましい。
このため、以下に、カーニハン（Ｋｅｒｎｌｇｈａｍ）
らによる「プログラミング言語ＣＪ （ブレンチエ・
ホール（Ｐｒｅｎｔｌｅｅ−Ｈａｔ Ｉ）社、１９７８
年、第１１９頁）から、−節を引用するニ ストラクチャは、操作しやすいように１つの名前でまと
められた、１つまたはそれ以上の、おそらくは異なった
型の変数の集まりである。（ある種の言語、特にＰａ５
ｃａｌにおいては、ストラクチャは“レコード°と呼称
される。） ストラクチャの伝統的な例は、給料支払いレコードであ
る： “従業員°は、名前、住所、社会保障番号、給料
等の属性の集合によって記述される。
らによる「プログラミング言語ＣＪ （ブレンチエ・
ホール（Ｐｒｅｎｔｌｅｅ−Ｈａｔ Ｉ）社、１９７８
年、第１１９頁）から、−節を引用するニ ストラクチャは、操作しやすいように１つの名前でまと
められた、１つまたはそれ以上の、おそらくは異なった
型の変数の集まりである。（ある種の言語、特にＰａ５
ｃａｌにおいては、ストラクチャは“レコード°と呼称
される。） ストラクチャの伝統的な例は、給料支払いレコードであ
る： “従業員°は、名前、住所、社会保障番号、給料
等の属性の集合によって記述される。
これらの幾つかは、再びストラクチャであってもよい：
名前は幾つかの成分を持っており、住所もさらに給料も
そうである。
名前は幾つかの成分を持っており、住所もさらに給料も
そうである。
ストラクチャは、特に大規模なプログラムにおいて、複
雑なデータを組織化するのに役立つ。なぜなら、多くの
場合、ストラクチャを構成することによって、関連した
一群の変数が、個別の実体の代わりに１つのユニットと
して扱われうるからである。
雑なデータを組織化するのに役立つ。なぜなら、多くの
場合、ストラクチャを構成することによって、関連した
一群の変数が、個別の実体の代わりに１つのユニットと
して扱われうるからである。
本発明によれば、以下のメモリが供給される。
即ち、このメモリは、当該ユーザが操作することを希望
するデータストラクチャについて知らせ、かつ、当該メ
モリが認識されるべき基本操作について知らせるために
、当該ユーザが情報をダウンロードすることが充分可能
となる量の情報を保持する。その後、ＣＰＵが当該メモ
リと単に当該メモリに対してメモリスドラクチャエレメ
ント−即ちデーター及び／あるいは、どの操作を当該メ
モリが実行するべきかを知らせるコマンドを与えること
によって、相互作用する。このようにして、本発明に係
るメモリシステム、及び、本発明に係るメモリシステム
を有するように配置されたコンピュータは、選択された
データをストラクチャに対してメモリをプログラムする
能力及び、単なる“ワード”と比較して、データストラ
クチャエレメントを操作する能力を除いて、従来のメモ
リ操作を全く同様に機能する。
するデータストラクチャについて知らせ、かつ、当該メ
モリが認識されるべき基本操作について知らせるために
、当該ユーザが情報をダウンロードすることが充分可能
となる量の情報を保持する。その後、ＣＰＵが当該メモ
リと単に当該メモリに対してメモリスドラクチャエレメ
ント−即ちデーター及び／あるいは、どの操作を当該メ
モリが実行するべきかを知らせるコマンドを与えること
によって、相互作用する。このようにして、本発明に係
るメモリシステム、及び、本発明に係るメモリシステム
を有するように配置されたコンピュータは、選択された
データをストラクチャに対してメモリをプログラムする
能力及び、単なる“ワード”と比較して、データストラ
クチャエレメントを操作する能力を除いて、従来のメモ
リ操作を全く同様に機能する。
それゆえ、当業者が本発明を実現することを可能とする
ために、以下の記述は、使用法よりも本発明に係るメモ
リシステムの構造に対してその大部分をさいているもの
である。
ために、以下の記述は、使用法よりも本発明に係るメモ
リシステムの構造に対してその大部分をさいているもの
である。
第１図は、従来技術に係るマルチプロセッサ配置の一般
化された模式図である。当該配置は、プロセッサ１Ｏ１
１１、当該プロセッサ１０．１１が接続されている共通
バス１２、及び周辺デバイス１３−１８を有している。
化された模式図である。当該配置は、プロセッサ１Ｏ１
１１、当該プロセッサ１０．１１が接続されている共通
バス１２、及び周辺デバイス１３−１８を有している。
デバイス１７．１８はメモリである。その動作は、各プ
ロセッサがバス１２の使用を競い、勝ち残ったプロセッ
サが当該バスに接続されたデバイスのいずれかに対する
アクセスが可能となる。
ロセッサがバス１２の使用を競い、勝ち残ったプロセッ
サが当該バスに接続されたデバイスのいずれかに対する
アクセスが可能となる。
この様な配置においては、明らかにバス１２が、プロセ
ッサ及びデバイス間の通信プロセスにおける潜在的なボ
ルトネックとなる。この問題を緩和するだめに、ある技
術者は、各プロセッサにキャッシュ（ｃａｃｈｅ）メモ
リを含有させている。この方法は、バス競合の低減に役
立つが、プロセッサとメモリとの間の基本的な通信の問
題の解決とはならない。メモリアクセスは、依然として
、初歩的なフェッチ及びストアの形態である。
ッサ及びデバイス間の通信プロセスにおける潜在的なボ
ルトネックとなる。この問題を緩和するだめに、ある技
術者は、各プロセッサにキャッシュ（ｃａｃｈｅ）メモ
リを含有させている。この方法は、バス競合の低減に役
立つが、プロセッサとメモリとの間の基本的な通信の問
題の解決とはならない。メモリアクセスは、依然として
、初歩的なフェッチ及びストアの形態である。
第２図は、本発明の原理に従うコンピュータシステムの
ブロック図である。当該システム例は、プロセッサ１０
．１１．及び周辺デバイス１３．１４．１５．１６を有
している。第２図においては、プロセッサはスイッチン
グネットワーク１９に接続されている。
ブロック図である。当該システム例は、プロセッサ１０
．１１．及び周辺デバイス１３．１４．１５．１６を有
している。第２図においては、プロセッサはスイッチン
グネットワーク１９に接続されている。
さらに、本発明の原理に従って、第２図のコンピュータ
システムは、ネットワーク１９に対して接続されたメモ
リシステム２０を有している。当該メモリシステム２０
は、第１図におけるメモリとは異なり、制御されたプロ
セシング及び通信機能を有するメモリモジュールより成
り立っている。
システムは、ネットワーク１９に対して接続されたメモ
リシステム２０を有している。当該メモリシステム２０
は、第１図におけるメモリとは異なり、制御されたプロ
セシング及び通信機能を有するメモリモジュールより成
り立っている。
ネットワーク１９は、一方のＣＰＵがメモリシステム２
０と通信している間に他方のＣＰＵが別な周辺デバイス
と通信することを可能にしている。ネットワーク１９は
、競合問題を解決するが、それは、メモリへの通信及び
メモリからの通信という低レベルの問題ではない。後者
は、メモリ内の知能によって解決される。勿論、競合問
題を有さないユーザ（例えば、競合が殆ど発生しそうに
ないようなアプリケーション）に対しては、ネットワー
ク１９は除去されうる。またメモリシステム及び周辺デ
バイズ間での、ＣＰＵを全く介さない通信がしばしば行
なわれる。
０と通信している間に他方のＣＰＵが別な周辺デバイス
と通信することを可能にしている。ネットワーク１９は
、競合問題を解決するが、それは、メモリへの通信及び
メモリからの通信という低レベルの問題ではない。後者
は、メモリ内の知能によって解決される。勿論、競合問
題を有さないユーザ（例えば、競合が殆ど発生しそうに
ないようなアプリケーション）に対しては、ネットワー
ク１９は除去されうる。またメモリシステム及び周辺デ
バイズ間での、ＣＰＵを全く介さない通信がしばしば行
なわれる。
第３図は、メモリ２０をより詳細に示したものである。
当該メモリ２０は、通信回線２４．２５．２６からなる
ネットワークによっ相互に接続されたメモリモジュール
２Ｌ ２２．２３を有している。モジュール２１−２３
は、ネットワーク１９に対しても接続されている。各モ
ジュールは、各々プロセッサエレメント３０及びメモリ
３１を有する複数個のＡＳＥを有している。ＡＳＥは、
回線６７．６ｇ、６９よりなるネットワークによって相
互に接続され、メモリモジュールを形成している。
ネットワークによっ相互に接続されたメモリモジュール
２Ｌ ２２．２３を有している。モジュール２１−２３
は、ネットワーク１９に対しても接続されている。各モ
ジュールは、各々プロセッサエレメント３０及びメモリ
３１を有する複数個のＡＳＥを有している。ＡＳＥは、
回線６７．６ｇ、６９よりなるネットワークによって相
互に接続され、メモリモジュールを形成している。
第４図は、メモリモジュールのある具体例を示している
。当該具体例は、回線２８．２９によって列及び行の形
に配された双方向通信回線よりなるスイッチング構造を
有している。３３で示されたＡＳＥモジュールは、各列
置線及び折回線間の“交点”を形成している。あらゆる
列及び行回線は他のＡＳＥとの通信に関して指定される
ことが可能であり、同様に、全ての列及び行回線は、ネ
ットワーク１９との通信に関して指定されうる。１つの
メモリモジュール内のＡＳＥ間での通信は、数多くの経
路の内のいずれかにある他のＡＳＥの通過を組み合わせ
て、列及び行回線によって実現される。
。当該具体例は、回線２８．２９によって列及び行の形
に配された双方向通信回線よりなるスイッチング構造を
有している。３３で示されたＡＳＥモジュールは、各列
置線及び折回線間の“交点”を形成している。あらゆる
列及び行回線は他のＡＳＥとの通信に関して指定される
ことが可能であり、同様に、全ての列及び行回線は、ネ
ットワーク１９との通信に関して指定されうる。１つの
メモリモジュール内のＡＳＥ間での通信は、数多くの経
路の内のいずれかにある他のＡＳＥの通過を組み合わせ
て、列及び行回線によって実現される。
最も単純には、通信は、各々所定の手続きに従って、経
路に存在するＡＳＥに対して、当該ＡＳＥが列置線から
行回線へあるいはその逆に伝送すべきか否かを知らせる
ことを可能とするデスティネーションアドレスを有する
パケットの形態によって実現される。このような場合に
は、ＡＳＥは単なる交点交換器として機能する。
路に存在するＡＳＥに対して、当該ＡＳＥが列置線から
行回線へあるいはその逆に伝送すべきか否かを知らせる
ことを可能とするデスティネーションアドレスを有する
パケットの形態によって実現される。このような場合に
は、ＡＳＥは単なる交点交換器として機能する。
第５図は、第４図のスイッチング環境において動作する
ように適合されたＡＳＥにおけるプロセシングエレメン
トの一具体例を示したブローツク図である。当該具体例
は、プロセシングエレメントの２つのボートに接続され
た交換器３４を有し、当該交換器は既に述べた交点交換
器として動作する。
ように適合されたＡＳＥにおけるプロセシングエレメン
トの一具体例を示したブローツク図である。当該具体例
は、プロセシングエレメントの２つのボートに接続され
た交換器３４を有し、当該交換器は既に述べた交点交換
器として動作する。
当該具体例は、さらに、複数個のブロックが接続されて
いる共通バス３５を有している。具体的には、バス３５
は、マイクロプログラムメモリ３Ｂ、レジスタセット３
７、算術論理ユニット（ＡＬＵ）３８、マイクロプログ
ラムアドレスカウンタ３９、及びメモリ制御ロジック２
７をインタヘフェースしている。
いる共通バス３５を有している。具体的には、バス３５
は、マイクロプログラムメモリ３Ｂ、レジスタセット３
７、算術論理ユニット（ＡＬＵ）３８、マイクロプログ
ラムアドレスカウンタ３９、及びメモリ制御ロジック２
７をインタヘフェースしている。
動作に関しては、メモリシステム２０は、２つの型式の
アクセスを受は入れる。１つは、メモリシステム全般、
及び特に必要とされるＡＳＥの各々をプログラムするこ
とである。プログラミングによって、当該メモリシステ
ムが取扱うことを要求される動作の実行方式が規定され
る。例えば、１つのプログラムモジュールは、ＡＳＥに
対して期待されるプロセシングを規定し、他のプログラ
ムモジュールは、特定のタスクに対して特定のプロセッ
サモジュールにおいて利用可能なもの以上のメモリある
いはデータ操作が要求される場合の相異なったＡＳＥ間
での相互作用を規定する、等である。第２型式のアクセ
スは、当該メモリシステムに所定のタスクを実際に実行
するように指示することである。これは、例えば、°デ
ータワードをＬＩＦＯスタックにストアする、最後にア
クセスされた“子２の“ペアレンピをアクセスする等で
ある。
アクセスを受は入れる。１つは、メモリシステム全般、
及び特に必要とされるＡＳＥの各々をプログラムするこ
とである。プログラミングによって、当該メモリシステ
ムが取扱うことを要求される動作の実行方式が規定され
る。例えば、１つのプログラムモジュールは、ＡＳＥに
対して期待されるプロセシングを規定し、他のプログラ
ムモジュールは、特定のタスクに対して特定のプロセッ
サモジュールにおいて利用可能なもの以上のメモリある
いはデータ操作が要求される場合の相異なったＡＳＥ間
での相互作用を規定する、等である。第２型式のアクセ
スは、当該メモリシステムに所定のタスクを実際に実行
するように指示することである。これは、例えば、°デ
ータワードをＬＩＦＯスタックにストアする、最後にア
クセスされた“子２の“ペアレンピをアクセスする等で
ある。
ＡＳＥが上述の型式のタスクを実行することを可能とす
る情報は、マイクロプログラム３Ｂ中に存在する。当該
メモリはマイクプログラムカウンタ３９の制御下でアク
セスされ、ＡＬＵ８８、レジスタセット３７及びメモリ
４０における必要な動作を実行するために必要な制御信
号を生成する。メモリ３Ｂは従来技術に係るメモリであ
ってもよいが、好ましい具体例においては、第６図に示
されたように配置された、各々２５６ワードからなる４
組の３２ビツトメモリモジユールより成立っている。こ
のようなデザインを用いた理由は、可変長インストラク
ションを効率的にストアし、同時にストアされた可変長
インストラクションを並列的にストアすることを可能に
したからである。
る情報は、マイクロプログラム３Ｂ中に存在する。当該
メモリはマイクプログラムカウンタ３９の制御下でアク
セスされ、ＡＬＵ８８、レジスタセット３７及びメモリ
４０における必要な動作を実行するために必要な制御信
号を生成する。メモリ３Ｂは従来技術に係るメモリであ
ってもよいが、好ましい具体例においては、第６図に示
されたように配置された、各々２５６ワードからなる４
組の３２ビツトメモリモジユールより成立っている。こ
のようなデザインを用いた理由は、可変長インストラク
ションを効率的にストアし、同時にストアされた可変長
インストラクションを並列的にストアすることを可能に
したからである。
可変長インストラクションをプログラムメモリにストア
するための従来技法に係る方式は、各々がインストラク
ションの一部分を保持する一連のロケーションを用いる
ことである。当該インストラクションが要求される場合
には、これら一連のロケーションが読み出され、当該イ
ンストラクションが連続読み出しによって“構築°され
る。あるいは、インストラクションは、最大長インスト
ラクションをストアするのに充分なビットを有するメモ
リにストアされ、短いインストラクションの場合にはい
くつかのビットが未使用となる。このような配置は、利
用可能なメモリを明らかに非効率的に用いるものであり
、それゆえ、ＡＳＥをＶＬＳＩとして実現する場合には
好ましくないものである。本発明に従うて、インストラ
クションがシーケンシャルロケーションにストアされる
ような仮想的メモリを４の倍数に０．１．２、及び３と
いうオフセットがついた（当該仮想メモリの）アドレス
に対応する４つのモジュールに分割する。
するための従来技法に係る方式は、各々がインストラク
ションの一部分を保持する一連のロケーションを用いる
ことである。当該インストラクションが要求される場合
には、これら一連のロケーションが読み出され、当該イ
ンストラクションが連続読み出しによって“構築°され
る。あるいは、インストラクションは、最大長インスト
ラクションをストアするのに充分なビットを有するメモ
リにストアされ、短いインストラクションの場合にはい
くつかのビットが未使用となる。このような配置は、利
用可能なメモリを明らかに非効率的に用いるものであり
、それゆえ、ＡＳＥをＶＬＳＩとして実現する場合には
好ましくないものである。本発明に従うて、インストラ
クションがシーケンシャルロケーションにストアされる
ような仮想的メモリを４の倍数に０．１．２、及び３と
いうオフセットがついた（当該仮想メモリの）アドレス
に対応する４つのモジュールに分割する。
よって、第６図においては、例えば、３２ビツトよりな
る組３つよりなる第１インストラクシヨンは、モジュー
ル４Ｌ ４２．４３のロケーション０にストアされる。
る組３つよりなる第１インストラクシヨンは、モジュー
ル４Ｌ ４２．４３のロケーション０にストアされる。
３２ビツトよりなる組２つよりなる次のインストラクシ
ョンは、モジュール４４のロケーションＯ及びモジュー
ル４１のロケーション１にストアされる、等である。（
前記仮想メモリの）実際のアドレスは、アドレスレジス
タ４５に示されており、最下位の２ビツトが組合わせら
れて当該インストラクションの実際のスタートアドレス
が規定される；即ち、最下位２ビツトがメモリモジュー
ルを規定し、残りのビットが当該メモリモジュール内の
ロケーションを規定している。従って、第６図において
、レジスタ４５は８本の入力バスリード線を有し、その
内の６本は、（加算器回路４９．５０．５７を通じて）
メモリモジュールに達し、最下位２ビツトはデコーダ回
路に導かれる。必要なロジックを達成するために、デコ
ーダ４６．４７．４８は、レジスタ４５の最下位２ビツ
トに対応し、当該デコーダの出力は、各々モジュール４
１．４２．４３に接続された加算器４９．５０．５７に
印加される。
ョンは、モジュール４４のロケーションＯ及びモジュー
ル４１のロケーション１にストアされる、等である。（
前記仮想メモリの）実際のアドレスは、アドレスレジス
タ４５に示されており、最下位の２ビツトが組合わせら
れて当該インストラクションの実際のスタートアドレス
が規定される；即ち、最下位２ビツトがメモリモジュー
ルを規定し、残りのビットが当該メモリモジュール内の
ロケーションを規定している。従って、第６図において
、レジスタ４５は８本の入力バスリード線を有し、その
内の６本は、（加算器回路４９．５０．５７を通じて）
メモリモジュールに達し、最下位２ビツトはデコーダ回
路に導かれる。必要なロジックを達成するために、デコ
ーダ４６．４７．４８は、レジスタ４５の最下位２ビツ
トに対応し、当該デコーダの出力は、各々モジュール４
１．４２．４３に接続された加算器４９．５０．５７に
印加される。
メモリモジュール４１−４４にストアされたインストラ
クションは、インストラクション長を規定する情報を有
している。従って、フォーマットデコーダ５■は、（メ
モリモジュール出力の対応するビット）及び、インスト
ラクション長を決定するためにレジスタ４５の最下位２
ビツトに対して接続されている。当該情報は、交換器５
２及びインクリメント回路５４に与えられる。回路５４
は、レジスタ４５の出力にも応答するようになっている
。レジスタ４５の最下位の２ビツトの組合わせにより、
交換器５２は、メモリモジュールの出力を、要求された
ように４つの出力に導き、単一の並列インストラクショ
ンワード（１２８ビツト長）を形成する。短いインスト
ラクションの場合に未使用ビットに論理０を出力するこ
とを可能にするために、交換器５２には“０”入力が含
まれている。最後に、インクリメントプロセス以外、即
ち、メモリにインストラクションがロードされる場合あ
るいは“ブランチ（分岐）″インストラクションが実行
される場合等にメモリをアクセスすることを可能とする
ために、第６図には、インクリメント回路５４とレジス
タ４５の間に設置されたマルチプレクサ８４が含まれて
いる。マルチプレクサ８４は、回線５５．５Ｂ、５７．
５８からの入力信号にも応答する。
クションは、インストラクション長を規定する情報を有
している。従って、フォーマットデコーダ５■は、（メ
モリモジュール出力の対応するビット）及び、インスト
ラクション長を決定するためにレジスタ４５の最下位２
ビツトに対して接続されている。当該情報は、交換器５
２及びインクリメント回路５４に与えられる。回路５４
は、レジスタ４５の出力にも応答するようになっている
。レジスタ４５の最下位の２ビツトの組合わせにより、
交換器５２は、メモリモジュールの出力を、要求された
ように４つの出力に導き、単一の並列インストラクショ
ンワード（１２８ビツト長）を形成する。短いインスト
ラクションの場合に未使用ビットに論理０を出力するこ
とを可能にするために、交換器５２には“０”入力が含
まれている。最後に、インクリメントプロセス以外、即
ち、メモリにインストラクションがロードされる場合あ
るいは“ブランチ（分岐）″インストラクションが実行
される場合等にメモリをアクセスすることを可能とする
ために、第６図には、インクリメント回路５４とレジス
タ４５の間に設置されたマルチプレクサ８４が含まれて
いる。マルチプレクサ８４は、回線５５．５Ｂ、５７．
５８からの入力信号にも応答する。
マイクロプログラムアドレス制御ロジック３９（第５図
）は、トラップロジックブロック６０及びブランチロジ
ック７０を有している。双方ともバス３５に対して接続
されており、双方が合わせて組となって第６図に示され
ているマイクロプログラムメモリに達している回線５５
．５Ｂへ信号を与えている。当該トラップロジックブロ
ックは第７図に図示されている。
）は、トラップロジックブロック６０及びブランチロジ
ック７０を有している。双方ともバス３５に対して接続
されており、双方が合わせて組となって第６図に示され
ているマイクロプログラムメモリに達している回線５５
．５Ｂへ信号を与えている。当該トラップロジックブロ
ックは第７図に図示されている。
多くのアプリケーションにおいて、プロセッサ３３のス
テートをテストし、当該プロセッサのステートに基づい
て相異なった動作を実行することが望ましい。この種の
テストは、レジスターセット、ＡＬＵ、及びメモリ制御
ブロック等の相異なったロケーションでなされうる。こ
のような問題のある点の各々に、コンパレータ、値レジ
スタ、及びトラップアドレスレジスタ（例えば、８１．
８２．６３）がプロセッサ３３内に備えられる。この種
の組が数多くプロセッサ３３内に設置されうるが、簡便
のため、第７図においては２組だけが示されている。
テートをテストし、当該プロセッサのステートに基づい
て相異なった動作を実行することが望ましい。この種の
テストは、レジスターセット、ＡＬＵ、及びメモリ制御
ブロック等の相異なったロケーションでなされうる。こ
のような問題のある点の各々に、コンパレータ、値レジ
スタ、及びトラップアドレスレジスタ（例えば、８１．
８２．６３）がプロセッサ３３内に備えられる。この種
の組が数多くプロセッサ３３内に設置されうるが、簡便
のため、第７図においては２組だけが示されている。
コンパレータは、観測された値を値レジスタにストアさ
れていた値と比較する。各々のコンパレータは“ｙｅｓ
／ｎｏ“応答を生成し、その出力はトラップ制御ユニッ
ト８５に導かれる。当該ユニット８５は各々の応答を考
慮し、動作がなされるべきであるか、あるいはプロセシ
ングが割込みを許可することなく続行されるべきか、と
いう決定を行なう。
れていた値と比較する。各々のコンパレータは“ｙｅｓ
／ｎｏ“応答を生成し、その出力はトラップ制御ユニッ
ト８５に導かれる。当該ユニット８５は各々の応答を考
慮し、動作がなされるべきであるか、あるいはプロセシ
ングが割込みを許可することなく続行されるべきか、と
いう決定を行なう。
代表的な動作は、マイクロプログラムメモリ上のトラッ
プアドレスレジスタに値を代入することである。ユニッ
ト８５は、コンパレータ群（コンパレータ６１．６４の
み図示されている）の出力信号及・びトラップアドレス
レジスタ（レジスタ８３．６６のみ図示されている）中
の値に応答する。トラップイネーブル及びマスクロジッ
ク（トラップ制御ユニット）８５は、種々のコンパレー
タ信号に対する固定された優先順位指定を有し、さらに
、“アクティブに設定されたコンパレータの識別を保持
しているプログラマブルマスクレジスタ（バス３５に接
続されている）を有している。“インアクティブ１なコ
ンパレータは、トラップユニットによってマスクされ、
無視される。アクティビティマスキング及び固定優先順
位により、ブロック８５は、応答さるべき最も優先トラ
ップを識別し、当該識別に基づいて、存在する場合には
、適切なトラップアドレスレジスタの値を、マルチプレ
クサ８４を制御する回線５ｅ上の信号と共に、回線５５
に渡す。
プアドレスレジスタに値を代入することである。ユニッ
ト８５は、コンパレータ群（コンパレータ６１．６４の
み図示されている）の出力信号及・びトラップアドレス
レジスタ（レジスタ８３．６６のみ図示されている）中
の値に応答する。トラップイネーブル及びマスクロジッ
ク（トラップ制御ユニット）８５は、種々のコンパレー
タ信号に対する固定された優先順位指定を有し、さらに
、“アクティブに設定されたコンパレータの識別を保持
しているプログラマブルマスクレジスタ（バス３５に接
続されている）を有している。“インアクティブ１なコ
ンパレータは、トラップユニットによってマスクされ、
無視される。アクティビティマスキング及び固定優先順
位により、ブロック８５は、応答さるべき最も優先トラ
ップを識別し、当該識別に基づいて、存在する場合には
、適切なトラップアドレスレジスタの値を、マルチプレ
クサ８４を制御する回線５ｅ上の信号と共に、回線５５
に渡す。
ブランチロジックブロック７０は、現時点で実行中のマ
イクロインストラクションにおいて規定されたブランチ
アドレスをマイクロインストラクションにおいて規定さ
れたあらゆるＡＬＵコンデイション（例えばＡＬＵ動作
の結果が正である、等）がＡＬＵの出力において満足さ
れている場合に、回線５８上のマルチプレクサ８４に対
して送出させる。
イクロインストラクションにおいて規定されたブランチ
アドレスをマイクロインストラクションにおいて規定さ
れたあらゆるＡＬＵコンデイション（例えばＡＬＵ動作
の結果が正である、等）がＡＬＵの出力において満足さ
れている場合に、回線５８上のマルチプレクサ８４に対
して送出させる。
規定された条件が生じると、トラップがブロック６０に
よって識別される場合以外は、マルチプレクサ８４はア
ドレスレジスタ４５に、旧アドレスを増加させるのでは
なく、前記ブランチアドレスを口ｉドする。ブランチロ
ジックブロックの詳細は、完全に従来技術に係るもので
あり、それゆえ、ここには、詳細については記述しない
。
よって識別される場合以外は、マルチプレクサ８４はア
ドレスレジスタ４５に、旧アドレスを増加させるのでは
なく、前記ブランチアドレスを口ｉドする。ブランチロ
ジックブロックの詳細は、完全に従来技術に係るもので
あり、それゆえ、ここには、詳細については記述しない
。
レジスタセット３７は、ＡＬＵ及びメモリの種々の一時
値をストアするために用いられるレジスタの集合である
。例えば、レジスタセット３７は、マツチングパターン
をレジスタに保持しておき、当該ストアされている値を
ＡＬＵ３１１内のメモリ４０より得られたデータと比較
することによってパターンマツチングを実行する回路に
関係づけられている。
値をストアするために用いられるレジスタの集合である
。例えば、レジスタセット３７は、マツチングパターン
をレジスタに保持しておき、当該ストアされている値を
ＡＬＵ３１１内のメモリ４０より得られたデータと比較
することによってパターンマツチングを実行する回路に
関係づけられている。
パターンマツチングは、既に述べたトラップ機能を用い
ることによって実行される。あるレジスタは、パターン
マツチングの間に、現時点のキャラクタと比較さるべき
値を保持している。レジスタは、クリーン（Ｋｌｅｅｎ
ｅ）のスターオペレータ（ワイルドカード）である“ス
ター 、新たなラインのキャラクタである“ニューライ
ン”、ファイルエンドを示すマーカーである。“エンド
・オブ・ファイル“等とマツチングさるべき値を保持し
ている。各サイクルにおいて、キャラクタが読み出され
、パターンメモリ中のキャラクタに対して比較される。
ることによって実行される。あるレジスタは、パターン
マツチングの間に、現時点のキャラクタと比較さるべき
値を保持している。レジスタは、クリーン（Ｋｌｅｅｎ
ｅ）のスターオペレータ（ワイルドカード）である“ス
ター 、新たなラインのキャラクタである“ニューライ
ン”、ファイルエンドを示すマーカーである。“エンド
・オブ・ファイル“等とマツチングさるべき値を保持し
ている。各サイクルにおいて、キャラクタが読み出され
、パターンメモリ中のキャラクタに対して比較される。
現時点のキャラクタが、特定の値のいずれかと一致した
場合には、トラップが生成され、適切なアドレスが採択
される。比較が成功した場合にはミパターンインデック
スがインクリメントされる。当該キャラクタがパターン
キャラクタと一致しない場合には、メモリアドレスがイ
ンクリメントされる。マツチングが不成功であった場合
には、パターンインデックスが当該パターンの初めにリ
セットされ、パターンメモリが再びロードされる。
場合には、トラップが生成され、適切なアドレスが採択
される。比較が成功した場合にはミパターンインデック
スがインクリメントされる。当該キャラクタがパターン
キャラクタと一致しない場合には、メモリアドレスがイ
ンクリメントされる。マツチングが不成功であった場合
には、パターンインデックスが当該パターンの初めにリ
セットされ、パターンメモリが再びロードされる。
メモリ制御は２７は第８図に示されており、２組のアド
レスレジスタ８１．８２．１組のインクリメントレジス
タ８３、及び２組のオフセットレジスタ８Ｂ。
レスレジスタ８１．８２．１組のインクリメントレジス
タ８３、及び２組のオフセットレジスタ８Ｂ。
８７を有している。当該メモリ制御ユニットは、メモリ
４０にアドレスを与える。当該アドレスは、選択された
アドレスレジスタ及び選択されたオフセットの和として
計算される。オフセットは、オフセットレジスタもしく
は現時点のマイクロインストラクションより与えられる
。メモリ読み出しの結果はバス３５上に出力され、レジ
スタセット３７のうちのいずれかに記録される。同様に
メモリ書き出しのソースは、レジスタセット３７の内の
いずれかであり、バス３５を通じて実行される。メモリ
アドレスレジスタ８Ｂ及び８７は、各々、現時点のマイ
クロインストラクションに規定された量だけインクリメ
ントあるいはデクリメントされる。この量は、０．１．
４、あるいはインクリメントレジスタ８３の値である。
４０にアドレスを与える。当該アドレスは、選択された
アドレスレジスタ及び選択されたオフセットの和として
計算される。オフセットは、オフセットレジスタもしく
は現時点のマイクロインストラクションより与えられる
。メモリ読み出しの結果はバス３５上に出力され、レジ
スタセット３７のうちのいずれかに記録される。同様に
メモリ書き出しのソースは、レジスタセット３７の内の
いずれかであり、バス３５を通じて実行される。メモリ
アドレスレジスタ８Ｂ及び８７は、各々、現時点のマイ
クロインストラクションに規定された量だけインクリメ
ントあるいはデクリメントされる。この量は、０．１．
４、あるいはインクリメントレジスタ８３の値である。
プロセッサの算術論理ユニットは、従来技術に係る設計
のいずれでも可能であり、ここには詳述されない。
のいずれでも可能であり、ここには詳述されない。
以下、上述の構造の、本発明のコンチクストに係る使用
の詳細について記述される。
の詳細について記述される。
前述のスタックデータストラクチャを考えると、スタッ
クを操作するためには２種類のプライマリコマンドが要
求されることが容易に理解される；即ち、スタックの先
頭に要素を追加するブツシュ（ｐｕｓｈ）及びスタック
から先頭の要素を除去するポツプ（ｐｏｐ）である。２
種類のセコンダリコマンド、即ち、新たなスタックを生
成して初期化するもの、及び、既存のスタックを削除す
るもの、も必要である。
クを操作するためには２種類のプライマリコマンドが要
求されることが容易に理解される；即ち、スタックの先
頭に要素を追加するブツシュ（ｐｕｓｈ）及びスタック
から先頭の要素を除去するポツプ（ｐｏｐ）である。２
種類のセコンダリコマンド、即ち、新たなスタックを生
成して初期化するもの、及び、既存のスタックを削除す
るもの、も必要である。
本発明に係るメモリシステムの使用に関して、現時点で
他の全てのタスクに用いられていない１つ以上のＡＳＥ
が設置されていなければならない。
他の全てのタスクに用いられていない１つ以上のＡＳＥ
が設置されていなければならない。
その後、所定のコマンドを処理するマイクロコードがダ
ウンロードされる。スタックポインタが、第１の利用可
能メモリロケーションにセットされる。当該メモリロケ
ーションはスタックの底として取扱われる。各々のスタ
ック要素の大きさもＡＳＥにダウンロードされるが、当
該情報は、マイクロコードプログラムに配線されていて
もよい。
ウンロードされる。スタックポインタが、第１の利用可
能メモリロケーションにセットされる。当該メモリロケ
ーションはスタックの底として取扱われる。各々のスタ
ック要素の大きさもＡＳＥにダウンロードされるが、当
該情報は、マイクロコードプログラムに配線されていて
もよい。
ダウンロードが完了すると、ＡＳＥは“コマンド受は付
け”状態となる。この状態においては、ＡＳＥは、ブツ
シュ、ポツプ削除を含む、スタック操作を受付ける。
け”状態となる。この状態においては、ＡＳＥは、ブツ
シュ、ポツプ削除を含む、スタック操作を受付ける。
これらのＡＳＥの内の１つが“ヘッド”と指定されて、
全てのコマンドは当該ヘッド宛に送出される。“テール
”と指定されるＡＳＥもある。各ＡＳＥは、当該ＡＳＥ
自体が属する群における当該ＡＳＥの直前のＡＳＥの識
別及び直後のＡＳＥの識別を知らせれている（但し、前
記ヘッドには直前のＡＳＥはなく、テールには直後のＡ
ＳＥはない）。ヘッドＡＳＥは、初期には現時点のスタ
ックポインタを所有している。スタックオーバーフロー
の場合、即ち、スタックが大きくなって、当該スタック
を保持する２つ以上のＡＳＥが必要とされる点に到達し
た場合には、ヘッドＡＳＥの後続のものの１つがスタッ
クポインタの所有者として指定される。
全てのコマンドは当該ヘッド宛に送出される。“テール
”と指定されるＡＳＥもある。各ＡＳＥは、当該ＡＳＥ
自体が属する群における当該ＡＳＥの直前のＡＳＥの識
別及び直後のＡＳＥの識別を知らせれている（但し、前
記ヘッドには直前のＡＳＥはなく、テールには直後のＡ
ＳＥはない）。ヘッドＡＳＥは、初期には現時点のスタ
ックポインタを所有している。スタックオーバーフロー
の場合、即ち、スタックが大きくなって、当該スタック
を保持する２つ以上のＡＳＥが必要とされる点に到達し
た場合には、ヘッドＡＳＥの後続のものの１つがスタッ
クポインタの所有者として指定される。
ＡＳＥが“ブツシュ”を実行することの要求を受信する
と、以下に示すようなことが生じる二第１に、ＡＳＥは
、当該ＡＳＥ自体が現時点でのスタックポインタの所有
者であるか否かをチエツクし、そうでない場合には、当
該要求を後続のＡＳＥに中継する。最終的にコマンドは
、現時点でのスタックポインタの所有者であるＡＳＥに
到達する。その後、実際の処理が開始される。ブツシュ
さるべきアイテムがネットワーク・１９からスタックへ
伝送される。その後、スタックポインタが再び当該アイ
テムの大きさだけインクリメントされ、スタックポイン
タは再び利用可能なロケーションを指し示す。最後に、
スタックポインタの指し示しているアドレスが、別のア
イテムをブツシュするのに充分なストレージ領域がある
か否かチエツクされる。当該充分なストレージ領域があ
る場合には、当該ＡＳＥは、ホストに対して、全て旨く
完了した旨を伝えるメツセージを返す。充分なスペース
が存在しない場合には、当該ＡＳＥは、当該ＡＳＥ自体
が後続のＡＳＥを有するか否かをチエツクする。後続の
ＡＳＥが存在しない場合には、当該ＡＳＥは、ホストに
対して“さらにストレージ領域が必要１な旨を示すメツ
セージを返す。後続のＡＳＥが存在する場合には、当該
ＡＳＥは、当該後続のＡＳＥに対してスタックポインタ
の所有権を移行し、ホストに対して旨く完了した旨のメ
ツセージを返す。全ての場合において、当該ＡＳＥは、
コマンドの完了によってコマンド受付は状態に復帰する
。
と、以下に示すようなことが生じる二第１に、ＡＳＥは
、当該ＡＳＥ自体が現時点でのスタックポインタの所有
者であるか否かをチエツクし、そうでない場合には、当
該要求を後続のＡＳＥに中継する。最終的にコマンドは
、現時点でのスタックポインタの所有者であるＡＳＥに
到達する。その後、実際の処理が開始される。ブツシュ
さるべきアイテムがネットワーク・１９からスタックへ
伝送される。その後、スタックポインタが再び当該アイ
テムの大きさだけインクリメントされ、スタックポイン
タは再び利用可能なロケーションを指し示す。最後に、
スタックポインタの指し示しているアドレスが、別のア
イテムをブツシュするのに充分なストレージ領域がある
か否かチエツクされる。当該充分なストレージ領域があ
る場合には、当該ＡＳＥは、ホストに対して、全て旨く
完了した旨を伝えるメツセージを返す。充分なスペース
が存在しない場合には、当該ＡＳＥは、当該ＡＳＥ自体
が後続のＡＳＥを有するか否かをチエツクする。後続の
ＡＳＥが存在しない場合には、当該ＡＳＥは、ホストに
対して“さらにストレージ領域が必要１な旨を示すメツ
セージを返す。後続のＡＳＥが存在する場合には、当該
ＡＳＥは、当該後続のＡＳＥに対してスタックポインタ
の所有権を移行し、ホストに対して旨く完了した旨のメ
ツセージを返す。全ての場合において、当該ＡＳＥは、
コマンドの完了によってコマンド受付は状態に復帰する
。
ＡＳＥが“ポツプ“実行要求を受信した場合には、以下
の状況が発生する：まず、ＡＳＥは、当該ＡＳＥ自体が
現時点でのスタックポインタの所有者であるか否かをチ
エツクし、そうでない場合には、当該要求を後続のＡＳ
Ｅに中継する。最終的に、コマンドは、現時点でのスタ
ックポインタの所有者であるＡＳＥに到達する。その後
、実際の処理が開始される。スタックポインタが、当該
スタックの先頭にあるアイテムを指し示しているように
デクリメントされる。このデクリメントによって、スタ
ックポインタがスタックの底より小さくなってしまう場
合には、当該要求が当該ＡＳＥの直前のＡＳＥに（それ
が存在する場合には）中継される。直前のＡＳＥが存在
しない場合には、当該ＡＳＥは、ホストに、アンダーフ
ローエラーメツセージを返す。最後に、ポツプさるべき
アイテムがスタックからネットワーク１９に伝送され、
ホストへ伝達される。全ての場合に、当該ＡＳＥはコマ
ンドの完了によってコマンド受付は状態に復帰する。
の状況が発生する：まず、ＡＳＥは、当該ＡＳＥ自体が
現時点でのスタックポインタの所有者であるか否かをチ
エツクし、そうでない場合には、当該要求を後続のＡＳ
Ｅに中継する。最終的に、コマンドは、現時点でのスタ
ックポインタの所有者であるＡＳＥに到達する。その後
、実際の処理が開始される。スタックポインタが、当該
スタックの先頭にあるアイテムを指し示しているように
デクリメントされる。このデクリメントによって、スタ
ックポインタがスタックの底より小さくなってしまう場
合には、当該要求が当該ＡＳＥの直前のＡＳＥに（それ
が存在する場合には）中継される。直前のＡＳＥが存在
しない場合には、当該ＡＳＥは、ホストに、アンダーフ
ローエラーメツセージを返す。最後に、ポツプさるべき
アイテムがスタックからネットワーク１９に伝送され、
ホストへ伝達される。全ての場合に、当該ＡＳＥはコマ
ンドの完了によってコマンド受付は状態に復帰する。
既存のスタックの削除は、割当てられていたＡＳＥを再
び利用可能にすることである。当該削除は単に各ＡＳＥ
をフリーであるとすることを含むのみである。
び利用可能にすることである。当該削除は単に各ＡＳＥ
をフリーであるとすることを含むのみである。
第１図は、２個のプロセッサ及びメモリを含む周辺装置
を有する従来技術に係る装置を示した図：第２図は、本
発明の原理に係るコンピュータシステムの一般化された
ブロック図； 第３図は、第２図におけるメモリシステムをより詳細に
示したブロック図； 第４図は、メモリシステム２０のＡＳＥユニットを相互
に接続するネットワークに対する一具体例を示した図； 第５図は、ＡＳＥのユニットを示したブロック図； 第６図は、第５図のマイクロプログラムメモリを示した
図； 第７図は、第５図のマイクロプログラムアドレス制御ロ
ジック部を示した図；及び、 第８図は、メモリ制御ユニット２７を示した図である。 出 願 人・：アメリカン テレフォン アンドＦＩ０
． １ ＦＩＧ、 ３ ＦＩＧ、２ 池のメモリモジニールへ ＦＴｏ、 ５ インストラクション ＦＩＧ、 ８
を有する従来技術に係る装置を示した図：第２図は、本
発明の原理に係るコンピュータシステムの一般化された
ブロック図； 第３図は、第２図におけるメモリシステムをより詳細に
示したブロック図； 第４図は、メモリシステム２０のＡＳＥユニットを相互
に接続するネットワークに対する一具体例を示した図； 第５図は、ＡＳＥのユニットを示したブロック図； 第６図は、第５図のマイクロプログラムメモリを示した
図； 第７図は、第５図のマイクロプログラムアドレス制御ロ
ジック部を示した図；及び、 第８図は、メモリ制御ユニット２７を示した図である。 出 願 人・：アメリカン テレフォン アンドＦＩ０
． １ ＦＩＧ、 ３ ＦＩＧ、２ 池のメモリモジニールへ ＦＴｏ、 ５ インストラクション ＦＩＧ、 ８
Claims (15)
- （１）ＣＰＵ（中央演算処理装置）とメモリとを有する
コンピュータにおいて、 このメモリは、前記ＣＰＵに対する情報をストアするス
トレージ手段と、プロセッシング手段とを有し、 前記プロセッシング手段は、前記ストレージ手段に関連
し、前記ＣＰＵからのコマンドに応じて関連するメモリ
にストアされているデータを操作するように配置され、 前記プロセッシング手段により実行される操作が予め前
記ＣＰＵによりロードされていることを特徴とするコン
ピュータ。 - （２）前記メモリの内の第１メモリにストアされたデー
タが、前記メモリの内の他のメモリの少なくとも１つに
ストアされたデータと関連性を有し、前記関連性は、第
１メモリに関するプロセッシング手段により制御される
ことを特徴とする請求項１記載のコンピュータ。 - （３）メモリ素子と、関連するプロセッシング素子とを
有する複数個のメモリモジュールからなるメモリシステ
ムにおいて、 前記プロセッシング素子は、 関連するメモリ素子にストアされたデータに関する特定
のデータストラクチャ操作を実行する指示を受信する手
段と、 他のメモリモジュールのプロセッシング素子と、この他
のメモリモジュールのメモリ素子にストアされたデータ
に関する特定操作の実行に関して他のメモリモジュール
の協力を得る為に、通信する手段とを有する ことを特徴とする請求項１記載のメモリシステム。 - （４）データストラクチャをストアする複数個のストレ
ージ手段と、 関連するストレージ手段にストアされたデータにストラ
クチャを課す情報をストアし、前記ストアされたデータ
を操作する複数個のエンコーダ／デコーダ手段とを有し
、 前記エンコーダ／デコーダ手段によりストアされている
データの操作を要求するコマンドにより通信を可能とす
るよう前記エンコーダ／デコーダ手段は相互接続されて
いることを特徴とするメモリシステム。 - （５）通信ネットワークと、 前記通信ネットワークに接続され、前記通信ネットワー
クと情報を通信し、コマンド定義情報を受信する複数の
プログラマブルコータ手段と、前記各コーダ手段に関連
するストレージ手段とを有し、 ホストプロセッサに情報をストアすることを特徴とする
情報蓄積装置。 - （６）前記コーダ手段が、前記通信ネットワークに接続
される少なくとも２個のポートを有し、前記コーダ手段
により実行される通信が、前記通信ネットワーク上の情
報のスイッチングを含むことを特徴とする請求項５記載
の装置。 - （７）前記コマンドが所定のデータストラクチャ操作に
関連することを特徴とする請求項５記載の装置。 - （８）前記通信ネットワークが、ホストコンピュータへ
接続される複数のポートを有することを特徴とする請求
項５記載の装置。 - （９）前記通信ネットワークが、 複数のポートと、前記複数のポートに接続されたホスト
インターフェースネットワークとを有することを特徴と
する請求項５記載の装置。 - （１０）ＣＰＵと前記ＣＰＵに対する情報をストアする
メモリとを有するコンピュータにおいて、このメモリは
、データストラクチャをストアする複数のストレージ手
段と、 関連するストレージ手段にストアされたデータにストラ
クチャを課す情報をストアし、前記ストアされたデータ
を操作する複数個のエンコーダ／デコーダ手段とを有し
、 前記エンコーダ／デコーダ手段によりストアされている
データの操作を要求するコマンドにより通信を可能とす
るよう前記エンコーダ／デコーダ手段が相互接続されて
いることを特徴とするコンピュータ。 - （１１）前記コーダ手段が、 パターンマッチングされるべきパターンを保持するため
用いられるパターンメモリと、 パターンに対してパターンマッチングされるべきキャラ
クタ源と、 前記パターンメモリの内容を前記キャラクタ源に対して
パターンマッチングするコンパレータとを有することを
特徴とする請求項５記載の装置。 - （１２）前記コーダ手段は、データ操作プログラムをス
トアするメモリを有することを特徴とする請求項５記載
の装置。 - （１３）前記コーダ手段内での特定状況の発生により、
前記コーダ手段をこのコーダ手段に含まれるメモリ内の
所定の位置にブランチさせるプロセッシング手段を更に
有することを特徴とする請求項１２記載の装置。 - （１４）前記コーダ手段に含まれるメモリが、可変長イ
ンストラクションをストアし、 このメモリがバンクに分割されており、 このメモリバンクの各々が「読み出し」インストラクシ
ョンによりワードを生成し、 前記メモリバンクの出力が組合わされて前記コーダ手段
に対するインストラクションを形成することことを特徴
とする請求項１２記載の装置。 - （１５）データをメモリにストアし、このメモリ内のデ
ータを操作し、このメモリからデータを読み出すデータ
蓄積方法において、 メモリをメモリブロックに分割するプロセス、個別のプ
ロセッシング手段をメモリブロックに各々に関連させる
プロセス、 前記データの操作の所定の組を特徴づけるデータストラ
クチャコマンドを前記プロセッシング手段内にストアす
るプロセス、 前記ストアされたデータストラクチャコマンドの所定の
１つの実行を規定するコマンドを前記プロセッシング手
段へ送出するプロセス とを有することを特徴とするデータ蓄積方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/193,987 US5134711A (en) | 1988-05-13 | 1988-05-13 | Computer with intelligent memory system |
| US193987 | 1988-05-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229849A true JPH0229849A (ja) | 1990-01-31 |
Family
ID=22715870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117629A Pending JPH0229849A (ja) | 1988-05-13 | 1989-05-12 | コンピュータ、メモリシステム、情報蓄積装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5134711A (ja) |
| EP (2) | EP0779584B1 (ja) |
| JP (1) | JPH0229849A (ja) |
| CA (1) | CA1326566C (ja) |
| DE (2) | DE68928759T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007312637A (ja) * | 2006-05-24 | 2007-12-06 | Honda Motor Co Ltd | 自走式芝刈機の電子制御装置の配置構造 |
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| US5544347A (en) | 1990-09-24 | 1996-08-06 | Emc Corporation | Data storage system controlled remote data mirroring with respectively maintained data indices |
| US5367637A (en) * | 1992-03-26 | 1994-11-22 | International Business Machines Corporation | Self-tuning virtual storage management for dedicated real-time computer system |
| CH683665B5 (fr) * | 1992-05-27 | 1994-10-31 | Ebauchesfabrik Eta Ag | Récepteur d'appel local. |
| KR940004434A (ko) * | 1992-08-25 | 1994-03-15 | 윌리엄 이. 힐러 | 스마트 다이나믹 랜덤 억세스 메모리 및 그 처리방법 |
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| WO1994022090A1 (en) * | 1993-03-23 | 1994-09-29 | David Siu Fu Chung | Intelligent memory architecture |
| CA2145106C (en) * | 1994-04-22 | 1999-08-24 | Abhaya Asthana | Intelligent memory-based input/output system |
| JP3658072B2 (ja) * | 1996-02-07 | 2005-06-08 | 株式会社ルネサステクノロジ | データ処理装置およびデータ処理方法 |
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-
1988
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-
1989
- 1989-05-04 EP EP97101575A patent/EP0779584B1/en not_active Expired - Lifetime
- 1989-05-04 DE DE68928759T patent/DE68928759T2/de not_active Expired - Fee Related
- 1989-05-04 DE DE68929080T patent/DE68929080T2/de not_active Expired - Fee Related
- 1989-05-04 EP EP89304503A patent/EP0341905B1/en not_active Expired - Lifetime
- 1989-05-11 CA CA000599426A patent/CA1326566C/en not_active Expired - Fee Related
- 1989-05-12 JP JP1117629A patent/JPH0229849A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| DE68929080D1 (de) | 1999-11-04 |
| EP0341905B1 (en) | 1998-07-29 |
| DE68929080T2 (de) | 2000-05-25 |
| EP0341905A2 (en) | 1989-11-15 |
| EP0779584A1 (en) | 1997-06-18 |
| EP0779584B1 (en) | 1999-09-29 |
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| EP0341905A3 (en) | 1992-01-22 |
| DE68928759D1 (de) | 1998-09-03 |
| US5134711A (en) | 1992-07-28 |
| DE68928759T2 (de) | 1998-12-24 |
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