JPH064464A - 周辺装置アクセス装置 - Google Patents
周辺装置アクセス装置Info
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- JPH064464A JPH064464A JP16611692A JP16611692A JPH064464A JP H064464 A JPH064464 A JP H064464A JP 16611692 A JP16611692 A JP 16611692A JP 16611692 A JP16611692 A JP 16611692A JP H064464 A JPH064464 A JP H064464A
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- peripheral device
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Abstract
(57)【要約】
【目的】 本発明は、コンピュータシステムに接続され
る周辺装置のアクセス装置に関し、アドレスバス幅、デ
ータバス幅、及び制御線数が異なる周辺装置を、ピン数
の少ない１つの周辺装置制御ＩＣで制御可能とすること
を目的とする。 【構成】 例えば、#xと#yの周辺装置１０３では、それ
ぞれの制御信号端子Ｃ、アドレス信号端子Ａ、及びデー
タ信号端子Ｄには、周辺装置バス１０４上の異なる信号
線１０６が割り当てられている。そして、各周辺装置１
０３用の制御信号、内部アドレスデータ、内部アクセス
データは、ホストプロセッサ１０１から、ホストバス１
０２のデータ信号線１０５及び各周辺装置１０３の各端
子Ｃ、Ａ、Ｄが接続される信号線１０６に対応するバッ
ファ手段１０７を介して、アクセスされる。
る周辺装置のアクセス装置に関し、アドレスバス幅、デ
ータバス幅、及び制御線数が異なる周辺装置を、ピン数
の少ない１つの周辺装置制御ＩＣで制御可能とすること
を目的とする。 【構成】 例えば、#xと#yの周辺装置１０３では、それ
ぞれの制御信号端子Ｃ、アドレス信号端子Ａ、及びデー
タ信号端子Ｄには、周辺装置バス１０４上の異なる信号
線１０６が割り当てられている。そして、各周辺装置１
０３用の制御信号、内部アドレスデータ、内部アクセス
データは、ホストプロセッサ１０１から、ホストバス１
０２のデータ信号線１０５及び各周辺装置１０３の各端
子Ｃ、Ａ、Ｄが接続される信号線１０６に対応するバッ
ファ手段１０７を介して、アクセスされる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
に接続される周辺装置のアクセス装置に関する。
に接続される周辺装置のアクセス装置に関する。
【０００２】
【従来の技術】コンピュータシステムに各種インタフェ
ース回路、補助記憶装置又はプリンタなどの周辺装置を
接続する場合に、周辺装置がＣＰＵバスに直結されるハ
ードウエア構成にすると、特に周辺装置のアクセス速度
が遅い場合に、ＣＰＵが周辺装置をアクセスする度にＣ
ＰＵバスがそのアクセスに長時間占有されてしまい、Ｃ
ＰＵバスの使用効率が悪い。
ース回路、補助記憶装置又はプリンタなどの周辺装置を
接続する場合に、周辺装置がＣＰＵバスに直結されるハ
ードウエア構成にすると、特に周辺装置のアクセス速度
が遅い場合に、ＣＰＵが周辺装置をアクセスする度にＣ
ＰＵバスがそのアクセスに長時間占有されてしまい、Ｃ
ＰＵバスの使用効率が悪い。
【０００３】そのため、従来、ＣＰＵバスにＳＣＳＩコ
ントローラなどの周辺装置制御ＩＣが接続され、その周
辺装置制御ＩＣに周辺装置用のバスを接続することによ
り、周辺装置が接続されるバスとＣＰＵバスとを分離す
る技術がある。
ントローラなどの周辺装置制御ＩＣが接続され、その周
辺装置制御ＩＣに周辺装置用のバスを接続することによ
り、周辺装置が接続されるバスとＣＰＵバスとを分離す
る技術がある。
【０００４】このように、ＣＰＵバスのほかに周辺装置
用のバスを設けると共に例えば周辺装置制御ＩＣ内にバ
ッファメモリを設け、周辺装置に対するアクセスを周辺
装置制御ＩＣがＣＰＵに代わって行うことにより、周辺
装置のアクセスのためにＣＰＵバスが占有される時間を
短縮することができる。
用のバスを設けると共に例えば周辺装置制御ＩＣ内にバ
ッファメモリを設け、周辺装置に対するアクセスを周辺
装置制御ＩＣがＣＰＵに代わって行うことにより、周辺
装置のアクセスのためにＣＰＵバスが占有される時間を
短縮することができる。
【０００５】
【発明が解決しようとする課題】ここで、周辺装置によ
りアドレスバス幅、データバス幅、及び制御線数が異な
り、制御方式も異なる場合、従来は、それらの特性の異
なる周辺装置毎に周辺装置制御ＩＣを設けなければなら
ず、ハードウエア規模の増大を招いてしまい、システム
の拡張性も悪いという問題点を有している。
りアドレスバス幅、データバス幅、及び制御線数が異な
り、制御方式も異なる場合、従来は、それらの特性の異
なる周辺装置毎に周辺装置制御ＩＣを設けなければなら
ず、ハードウエア規模の増大を招いてしまい、システム
の拡張性も悪いという問題点を有している。
【０００６】また、上述の場合に、接続され得る全ての
周辺装置のアドレスバス幅、データバス幅、及び制御線
数より広いアドレスバス幅、データバス幅、及び制御線
数を有する周辺装置制御ＩＣを１つだけ設ける技術も考
えられるが、ＩＣのピン数の制限などからバス幅を広く
できない場合が多いという問題点を有している。
周辺装置のアドレスバス幅、データバス幅、及び制御線
数より広いアドレスバス幅、データバス幅、及び制御線
数を有する周辺装置制御ＩＣを１つだけ設ける技術も考
えられるが、ＩＣのピン数の制限などからバス幅を広く
できない場合が多いという問題点を有している。
【０００７】本発明は、周辺装置によりアドレスバス
幅、データバス幅、及び制御線数が異なる場合であって
も、それらの周辺装置をピン数の少ない１つの周辺装置
制御ＩＣで制御可能とすることを目的とする。
幅、データバス幅、及び制御線数が異なる場合であって
も、それらの周辺装置をピン数の少ない１つの周辺装置
制御ＩＣで制御可能とすることを目的とする。
【０００８】
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、ホストプロセッサ１０１が接続
されるホストバス１０２に接続されると共に複数の周辺
装置１０３が接続される周辺装置バス１０４を収容する
周辺装置アクセス装置１１０を前提とする。
ク図である。本発明は、ホストプロセッサ１０１が接続
されるホストバス１０２に接続されると共に複数の周辺
装置１０３が接続される周辺装置バス１０４を収容する
周辺装置アクセス装置１１０を前提とする。
【０００９】まず、ホストバス１０２のデータ信号線１
０５と周辺装置バス１０４の各信号線１０６（#1〜#q）
とを結合するためのその各信号線１０６毎に設けられる
複数のバッファ手段１０７（#1〜#q）を有する。
０５と周辺装置バス１０４の各信号線１０６（#1〜#q）
とを結合するためのその各信号線１０６毎に設けられる
複数のバッファ手段１０７（#1〜#q）を有する。
【００１０】次に、ホストバス１０２のアドレス信号線
１０８に接続され、ホストプロセッサ１０１によって複
数の周辺装置１０３のそれぞれがアクセスされる場合
に、ホストプロセッサ１０１からホストバス１０２のア
ドレス信号線１０８を介して指定されるアドレスデータ
に基づいて、以下のような第１、第２、第３の機能を実
行する周辺装置入出力制御手段１０９を有する。
１０８に接続され、ホストプロセッサ１０１によって複
数の周辺装置１０３のそれぞれがアクセスされる場合
に、ホストプロセッサ１０１からホストバス１０２のア
ドレス信号線１０８を介して指定されるアドレスデータ
に基づいて、以下のような第１、第２、第３の機能を実
行する周辺装置入出力制御手段１０９を有する。
【００１１】まず、周辺装置入出力制御手段１０９は、
第１に、アクセスされる周辺装置１０３の制御信号端子
Ｃが接続されている周辺装置バス１０４の信号線１０６
に接続されるバッファ手段１０７を制御し、ホストプロ
セッサ１０１とアクセスされる周辺装置１０３とに対し
てそのバッファ手段１０７とホストバス１０２のデータ
信号線１０５と周辺装置バス１０４の信号線１０６とを
介して制御信号を授受させる。
第１に、アクセスされる周辺装置１０３の制御信号端子
Ｃが接続されている周辺装置バス１０４の信号線１０６
に接続されるバッファ手段１０７を制御し、ホストプロ
セッサ１０１とアクセスされる周辺装置１０３とに対し
てそのバッファ手段１０７とホストバス１０２のデータ
信号線１０５と周辺装置バス１０４の信号線１０６とを
介して制御信号を授受させる。
【００１２】次に、周辺装置入出力制御手段１０９は、
第２に、アクセスされる周辺装置１０３のアドレス信号
端子Ａが接続されている周辺装置バス１０４の信号線１
０６に接続されるバッファ手段１０７を制御し、ホスト
プロセッサ１０１に対してホストバス１０２のデータ信
号線１０５からそのバッファ手段１０７及び周辺装置バ
ス１０４の信号線１０６を介してアクセスされる周辺装
置１０３のための内部アドレスデータを設定させる。
第２に、アクセスされる周辺装置１０３のアドレス信号
端子Ａが接続されている周辺装置バス１０４の信号線１
０６に接続されるバッファ手段１０７を制御し、ホスト
プロセッサ１０１に対してホストバス１０２のデータ信
号線１０５からそのバッファ手段１０７及び周辺装置バ
ス１０４の信号線１０６を介してアクセスされる周辺装
置１０３のための内部アドレスデータを設定させる。
【００１３】そして、周辺装置入出力制御手段１０９
は、第３に、アクセスされる周辺装置１０３のデータ信
号端子Ｄが接続されている周辺装置バス１０４の信号線
１０６に接続されるバッファ手段１０７を制御し、ホス
トプロセッサ１０１とアクセスされる周辺装置１０３と
に対してそのバッファ手段１０７を用いてホストバス１
０２のデータ信号線１０５と周辺装置バス１０４の信号
線１０６とを介して内部アクセスデータを授受させる。
は、第３に、アクセスされる周辺装置１０３のデータ信
号端子Ｄが接続されている周辺装置バス１０４の信号線
１０６に接続されるバッファ手段１０７を制御し、ホス
トプロセッサ１０１とアクセスされる周辺装置１０３と
に対してそのバッファ手段１０７を用いてホストバス１
０２のデータ信号線１０５と周辺装置バス１０４の信号
線１０６とを介して内部アクセスデータを授受させる。
【００１４】上述の構成において、複数のバッファ手段
１０７は複数のグループにグループ分けされ、周辺装置
入出力制御手段１０９は、バッファ手段１０７のグルー
プのそれぞれを、ホストプロセッサ１０１からホストバ
ス１０２のアドレス信号線１０８を介して指定されるそ
の各グループに対応するアドレスデータに基づいて一括
して制御するように構成することができる。
１０７は複数のグループにグループ分けされ、周辺装置
入出力制御手段１０９は、バッファ手段１０７のグルー
プのそれぞれを、ホストプロセッサ１０１からホストバ
ス１０２のアドレス信号線１０８を介して指定されるそ
の各グループに対応するアドレスデータに基づいて一括
して制御するように構成することができる。
【００１５】ここで、例えば、ホストプロセッサ１０１
は、ホストバス１０２のアドレス信号線１０８を介して
周辺装置入出力制御手段１０９に対して、アクセスされ
る周辺装置１０３の制御信号端子Ｃが接続されている周
辺装置バス１０４の信号線１０６に接続されるバッファ
手段１０７に書込みを行うためのアドレスデータを指定
しながら、アクセスされる周辺装置１０３に供給するた
めの時間的に順次変化する制御信号データをホストバス
１０２のデータ信号線１０５を介してそのバッファ手段
１０７に順次書き込むように動作する。
は、ホストバス１０２のアドレス信号線１０８を介して
周辺装置入出力制御手段１０９に対して、アクセスされ
る周辺装置１０３の制御信号端子Ｃが接続されている周
辺装置バス１０４の信号線１０６に接続されるバッファ
手段１０７に書込みを行うためのアドレスデータを指定
しながら、アクセスされる周辺装置１０３に供給するた
めの時間的に順次変化する制御信号データをホストバス
１０２のデータ信号線１０５を介してそのバッファ手段
１０７に順次書き込むように動作する。
【００１６】或は、ホストプロセッサ１０１が、ホスト
バス１０２のアドレス信号線１０８を介して周辺装置入
出力制御手段１０９に対して、アクセスされる周辺装置
１０３の制御信号端子Ｃが接続されている周辺装置バス
１０４の信号線１０６に接続されるバッファ手段１０７
に書込みを行うためのアドレスデータを指定して、アク
セスされる周辺装置１０３に供給するための制御信号デ
ータをホストバス１０２のデータ信号線１０５を介して
そのバッファ手段１０７に順次書き込んだ後、そのバッ
ファ手段１０７の制御信号データを時間的に順次変化さ
せることによりアクセスされる周辺装置１０３に供給す
るための制御信号を生成する特には図示しない制御信号
生成手段を更に有するように構成してもよい。
バス１０２のアドレス信号線１０８を介して周辺装置入
出力制御手段１０９に対して、アクセスされる周辺装置
１０３の制御信号端子Ｃが接続されている周辺装置バス
１０４の信号線１０６に接続されるバッファ手段１０７
に書込みを行うためのアドレスデータを指定して、アク
セスされる周辺装置１０３に供給するための制御信号デ
ータをホストバス１０２のデータ信号線１０５を介して
そのバッファ手段１０７に順次書き込んだ後、そのバッ
ファ手段１０７の制御信号データを時間的に順次変化さ
せることによりアクセスされる周辺装置１０３に供給す
るための制御信号を生成する特には図示しない制御信号
生成手段を更に有するように構成してもよい。
【００１７】
【作用】例えば、#xの周辺装置１０３において、制御信
号端子Ｃは周辺装置バス１０４の#iの信号線１０６に接
続され、アドレス信号端子Ａは周辺装置バス１０４の#l
〜#mの信号線１０６に接続され、データ信号端子Ｄは周
辺装置バス１０４の#n〜#qの信号線１０６に接続され
る。
号端子Ｃは周辺装置バス１０４の#iの信号線１０６に接
続され、アドレス信号端子Ａは周辺装置バス１０４の#l
〜#mの信号線１０６に接続され、データ信号端子Ｄは周
辺装置バス１０４の#n〜#qの信号線１０６に接続され
る。
【００１８】一方、#yの周辺装置１０３において、制御
信号端子Ｃは周辺装置バス１０４の#jの信号線１０６に
接続され、アドレス信号端子Ａは周辺装置バス１０４の
#l〜#oの信号線１０６に接続され、データ信号端子Ｄは
周辺装置バス１０４の#p〜#qの信号線１０６に接続され
る。
信号端子Ｃは周辺装置バス１０４の#jの信号線１０６に
接続され、アドレス信号端子Ａは周辺装置バス１０４の
#l〜#oの信号線１０６に接続され、データ信号端子Ｄは
周辺装置バス１０４の#p〜#qの信号線１０６に接続され
る。
【００１９】例えば、ホストプロセッサ１０１が#xの周
辺装置１０３をアクセスする場合について説明する。ま
ず、周辺装置入出力制御手段１０９は、ホストプロセッ
サ１０１からホストバス１０２のアドレス信号線１０８
を介して指定される制御信号アクセス用のアドレスデー
タに基づいて、#xの周辺装置１０３の制御信号端子Ｃが
接続されている周辺装置バス１０４の#iの信号線１０６
に接続される#iのバッファ手段１０７を制御し、例えば
ホストプロセッサ１０１からホストバス１０２のデータ
信号線１０５を介して指定される制御信号を、#iのバッ
ファ手段１０７に書き込む。
辺装置１０３をアクセスする場合について説明する。ま
ず、周辺装置入出力制御手段１０９は、ホストプロセッ
サ１０１からホストバス１０２のアドレス信号線１０８
を介して指定される制御信号アクセス用のアドレスデー
タに基づいて、#xの周辺装置１０３の制御信号端子Ｃが
接続されている周辺装置バス１０４の#iの信号線１０６
に接続される#iのバッファ手段１０７を制御し、例えば
ホストプロセッサ１０１からホストバス１０２のデータ
信号線１０５を介して指定される制御信号を、#iのバッ
ファ手段１０７に書き込む。
【００２０】次に、周辺装置入出力制御手段１０９は、
#iの周辺装置１０３のアドレス信号端子Ａが接続されて
いる周辺装置バス１０４の#l〜#mの信号線１０６に接続
される#l〜#mのバッファ手段１０７を制御し、ホストプ
ロセッサ１０１に対して、ホストバス１０２のデータ信
号線１０５から#l〜#mのバッファ手段１０７及び周辺装
置バス１０４の#l〜#mの信号線１０６を介して、#xの周
辺装置１０３のための内部アドレスデータを設定させ
る。
#iの周辺装置１０３のアドレス信号端子Ａが接続されて
いる周辺装置バス１０４の#l〜#mの信号線１０６に接続
される#l〜#mのバッファ手段１０７を制御し、ホストプ
ロセッサ１０１に対して、ホストバス１０２のデータ信
号線１０５から#l〜#mのバッファ手段１０７及び周辺装
置バス１０４の#l〜#mの信号線１０６を介して、#xの周
辺装置１０３のための内部アドレスデータを設定させ
る。
【００２１】そして、周辺装置入出力制御手段１０９
は、#xの周辺装置１０３のデータ信号端子Ｄが接続され
ている周辺装置バス１０４の#n〜#qの信号線１０６に接
続される#n〜#qバッファ手段１０７を制御し、ホストプ
ロセッサ１０１と#xの周辺装置１０３とに対して、#n〜
#qのバッファ手段１０７を用いてホストバス１０２のデ
ータ信号線１０５と周辺装置バス１０４の#n〜#qの信号
線１０６とを介して、内部アクセスデータを授受させ
る。
は、#xの周辺装置１０３のデータ信号端子Ｄが接続され
ている周辺装置バス１０４の#n〜#qの信号線１０６に接
続される#n〜#qバッファ手段１０７を制御し、ホストプ
ロセッサ１０１と#xの周辺装置１０３とに対して、#n〜
#qのバッファ手段１０７を用いてホストバス１０２のデ
ータ信号線１０５と周辺装置バス１０４の#n〜#qの信号
線１０６とを介して、内部アクセスデータを授受させ
る。
【００２２】この場合、例えば、ホストプロセッサ１０
１は、ホストバス１０２のアドレス信号線１０８を介し
て周辺装置入出力制御手段１０９に対して、#iのバッフ
ァ手段１０７に書込みを行うためのアドレスデータを指
定しながら、#xの周辺装置１０３に供給するための時間
的に順次変化する制御信号データを、ホストバス１０２
のデータ信号線１０５を介して#iバッファ手段１０７に
順次書き込むように動作する。
１は、ホストバス１０２のアドレス信号線１０８を介し
て周辺装置入出力制御手段１０９に対して、#iのバッフ
ァ手段１０７に書込みを行うためのアドレスデータを指
定しながら、#xの周辺装置１０３に供給するための時間
的に順次変化する制御信号データを、ホストバス１０２
のデータ信号線１０５を介して#iバッファ手段１０７に
順次書き込むように動作する。
【００２３】一方、例えば、ホストプロセッサ１０１が
#yの周辺装置１０３をアクセスする場合について説明す
る。まず、周辺装置入出力制御手段１０９は、ホストプ
ロセッサ１０１からホストバス１０２のアドレス信号線
１０８を介して指定される制御信号アクセス用のアドレ
スデータに基づいて、#yの周辺装置１０３の制御信号端
子Ｃが接続されている周辺装置バス１０４の#jの信号線
１０６に接続される#jのバッファ手段１０７を制御し、
例えばホストプロセッサ１０１からホストバス１０２の
データ信号線１０５を介して指定される制御信号を、#j
のバッファ手段１０７に書き込む。
#yの周辺装置１０３をアクセスする場合について説明す
る。まず、周辺装置入出力制御手段１０９は、ホストプ
ロセッサ１０１からホストバス１０２のアドレス信号線
１０８を介して指定される制御信号アクセス用のアドレ
スデータに基づいて、#yの周辺装置１０３の制御信号端
子Ｃが接続されている周辺装置バス１０４の#jの信号線
１０６に接続される#jのバッファ手段１０７を制御し、
例えばホストプロセッサ１０１からホストバス１０２の
データ信号線１０５を介して指定される制御信号を、#j
のバッファ手段１０７に書き込む。
【００２４】次に、周辺装置入出力制御手段１０９は、
#jの周辺装置１０３のアドレス信号端子Ａが接続されて
いる周辺装置バス１０４の#l〜#oの信号線１０６に接続
される#l〜#oのバッファ手段１０７を制御し、ホストプ
ロセッサ１０１に対して、ホストバス１０２のデータ信
号線１０５から#l〜#oのバッファ手段１０７及び周辺装
置バス１０４の#l〜#oの信号線１０６を介して、#yの周
辺装置１０３のための内部アドレスデータを設定させ
る。
#jの周辺装置１０３のアドレス信号端子Ａが接続されて
いる周辺装置バス１０４の#l〜#oの信号線１０６に接続
される#l〜#oのバッファ手段１０７を制御し、ホストプ
ロセッサ１０１に対して、ホストバス１０２のデータ信
号線１０５から#l〜#oのバッファ手段１０７及び周辺装
置バス１０４の#l〜#oの信号線１０６を介して、#yの周
辺装置１０３のための内部アドレスデータを設定させ
る。
【００２５】そして、周辺装置入出力制御手段１０９
は、#yの周辺装置１０３のデータ信号端子Ｄが接続され
ている周辺装置バス１０４の#p〜#qの信号線１０６に接
続される#p〜#qバッファ手段１０７を制御し、ホストプ
ロセッサ１０１と#yの周辺装置１０３とに対して、#p〜
#qのバッファ手段１０７を用いてホストバス１０２のデ
ータ信号線１０５と周辺装置バス１０４の#p〜#qの信号
線１０６とを介して、内部アクセスデータを授受させ
る。
は、#yの周辺装置１０３のデータ信号端子Ｄが接続され
ている周辺装置バス１０４の#p〜#qの信号線１０６に接
続される#p〜#qバッファ手段１０７を制御し、ホストプ
ロセッサ１０１と#yの周辺装置１０３とに対して、#p〜
#qのバッファ手段１０７を用いてホストバス１０２のデ
ータ信号線１０５と周辺装置バス１０４の#p〜#qの信号
線１０６とを介して、内部アクセスデータを授受させ
る。
【００２６】この場合、例えば、ホストプロセッサ１０
１は、ホストバス１０２のアドレス信号線１０８を介し
て周辺装置入出力制御手段１０９に対して、#jのバッフ
ァ手段１０７に書込みを行うためのアドレスデータを指
定しながら、#yの周辺装置１０３に供給するための時間
的に順次変化する制御信号データを、ホストバス１０２
のデータ信号線１０５を介して#jバッファ手段１０７に
順次書き込むように動作する。
１は、ホストバス１０２のアドレス信号線１０８を介し
て周辺装置入出力制御手段１０９に対して、#jのバッフ
ァ手段１０７に書込みを行うためのアドレスデータを指
定しながら、#yの周辺装置１０３に供給するための時間
的に順次変化する制御信号データを、ホストバス１０２
のデータ信号線１０５を介して#jバッファ手段１０７に
順次書き込むように動作する。
【００２７】
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。以下の実施例において、後述する
図３のメッセージ通信装置１０３内における周辺装置３
２４（#1,#2,・・・）が接続される周辺装置バス３１８
を収容するＩ／Ｏコントローラ３１５の構成が本発明に
最も関連する。 ＜本発明の実施例の全体構成＞図２は、本発明の実施例
が適用されるネットワークの構成図である。
つき詳細に説明する。以下の実施例において、後述する
図３のメッセージ通信装置１０３内における周辺装置３
２４（#1,#2,・・・）が接続される周辺装置バス３１８
を収容するＩ／Ｏコントローラ３１５の構成が本発明に
最も関連する。 ＜本発明の実施例の全体構成＞図２は、本発明の実施例
が適用されるネットワークの構成図である。
【００２８】光ファイバリング２０６を中心に構成され
るネットワーク２０１には、複数のノード２０２（図２
では、#000、#***、#%%%、などの番号で示されている）
が接続される。
るネットワーク２０１には、複数のノード２０２（図２
では、#000、#***、#%%%、などの番号で示されている）
が接続される。
【００２９】ノード２０２において、プロセッサバス２
０５には複数のプロセッサ２０４が接続され、プロセッ
サバス２０５はメッセージ通信装置２０３に収容され
る。メッセージ通信装置２０３は、プロセッサバス２０
５を介してプロセッサ２０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング２０６に
対して入力又は出力されるメッセージデータが格納され
たフレームを処理する。このメッセージ通信装置２０３
内のバスの構成が、本発明に最も関連する。
０５には複数のプロセッサ２０４が接続され、プロセッ
サバス２０５はメッセージ通信装置２０３に収容され
る。メッセージ通信装置２０３は、プロセッサバス２０
５を介してプロセッサ２０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング２０６に
対して入力又は出力されるメッセージデータが格納され
たフレームを処理する。このメッセージ通信装置２０３
内のバスの構成が、本発明に最も関連する。
【００３０】次に、図３は、本発明の実施例における図
２のノード２０２内のメッセージ通信装置２０３の構成
図である。実メモリ３０７は、メッセージデータを一時
保持する通信バッファとして機能する。
２のノード２０２内のメッセージ通信装置２０３の構成
図である。実メモリ３０７は、メッセージデータを一時
保持する通信バッファとして機能する。
【００３１】制御メモリ３０８は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ３０７内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
（通信状態）を示すデータを記憶する。
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ３０７内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
（通信状態）を示すデータを記憶する。
【００３２】プロセッサバスインタフェース３１２は、
図２のプロセッサバス２０５を収容すると共に外部バス
３０１に接続され、図２のプロセッサ２０４からプロセ
ッサバス２０５を介して入力されるメッセージデータ等
を、外部バス３０１及びバーチャルメモリコントローラ
３０９を介して実メモリ３０７に出力し、逆に、実メモ
リ３０７からバーチャルメモリコントローラ３０９及び
外部バス３０１を介して入力されるメッセージデータ等
を、プロセッサバス２０５を介してプロセッサ２０４に
出力する。
図２のプロセッサバス２０５を収容すると共に外部バス
３０１に接続され、図２のプロセッサ２０４からプロセ
ッサバス２０５を介して入力されるメッセージデータ等
を、外部バス３０１及びバーチャルメモリコントローラ
３０９を介して実メモリ３０７に出力し、逆に、実メモ
リ３０７からバーチャルメモリコントローラ３０９及び
外部バス３０１を介して入力されるメッセージデータ等
を、プロセッサバス２０５を介してプロセッサ２０４に
出力する。
【００３３】また、プロセッサバスインタフェース３１
２は、外部バス３０１、バス結合部３１１及びＣＰＵバ
ス３０２を介して、ＣＰＵ３１３との間で、通信制御デ
ータの授受を行う。
２は、外部バス３０１、バス結合部３１１及びＣＰＵバ
ス３０２を介して、ＣＰＵ３１３との間で、通信制御デ
ータの授受を行う。
【００３４】図２には明示してないが、図３では、プロ
セッサバス２０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース３１２も、
各プロセッサバス２０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース３１２は、制御線３１９を用いて、#0と#1の各プロ
セッサバスインタフェース３１２が外部バス３０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース３１２は、制御線３２１、３２２
を介して、後述するＣＰＵバスアービタ３１４及びＩ／
Ｏコントローラ３１５との間でバスの使用に関する制御
データを授受しながら、外部バス３０１の競合制御を行
って、必要なときには制御線３２０を介してバス結合部
３１１の開閉制御を行う。
セッサバス２０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース３１２も、
各プロセッサバス２０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース３１２は、制御線３１９を用いて、#0と#1の各プロ
セッサバスインタフェース３１２が外部バス３０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース３１２は、制御線３２１、３２２
を介して、後述するＣＰＵバスアービタ３１４及びＩ／
Ｏコントローラ３１５との間でバスの使用に関する制御
データを授受しながら、外部バス３０１の競合制御を行
って、必要なときには制御線３２０を介してバス結合部
３１１の開閉制御を行う。
【００３５】ネットワーク制御回路３１０は、フレーム
の送信時には、ＣＰＵ３１３からＣＰＵバス３０２、Ｉ
／Ｏコントローラ３１５、及びネットワーク命令／結果
バス３０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、実メモリ３０７からバーチャルメ
モリコントローラ３０９及びネットワークデータ送信バ
ス３０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング２０６に送出し、その送信結果を、ネット
ワーク命令／結果バス３０３、Ｉ／Ｏコントローラ３１
５、及びＣＰＵバス３０２を介してＣＰＵ３１３に通知
する。
の送信時には、ＣＰＵ３１３からＣＰＵバス３０２、Ｉ
／Ｏコントローラ３１５、及びネットワーク命令／結果
バス３０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、実メモリ３０７からバーチャルメ
モリコントローラ３０９及びネットワークデータ送信バ
ス３０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング２０６に送出し、その送信結果を、ネット
ワーク命令／結果バス３０３、Ｉ／Ｏコントローラ３１
５、及びＣＰＵバス３０２を介してＣＰＵ３１３に通知
する。
【００３６】また、ネットワーク制御回路３１０は、光
ファイバリング２０６からのフレームの受信時には、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、その受信フレームを他のノード２
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス３０
４からバーチャルメモリコントローラ３０９を介して実
メモリ３０７に格納し、その受信結果を、ネットワーク
命令／結果バス３０３、Ｉ／Ｏコントローラ３１５、及
びＣＰＵバス３０２を介してＣＰＵ３１３に通知する。
ファイバリング２０６からのフレームの受信時には、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、その受信フレームを他のノード２
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス３０
４からバーチャルメモリコントローラ３０９を介して実
メモリ３０７に格納し、その受信結果を、ネットワーク
命令／結果バス３０３、Ｉ／Ｏコントローラ３１５、及
びＣＰＵバス３０２を介してＣＰＵ３１３に通知する。
【００３７】ＣＰＵ３１３は、ＣＰＵバス３０２に接続
され、動作開始時に、ＣＰＵバス３０２に接続されるＥ
ＰＲＯＭ３１６からＣＰＵバス３０２に接続されるプロ
グラムＲＡＭ３１７に書き込まれる制御プログラムに従
って動作する。
され、動作開始時に、ＣＰＵバス３０２に接続されるＥ
ＰＲＯＭ３１６からＣＰＵバス３０２に接続されるプロ
グラムＲＡＭ３１７に書き込まれる制御プログラムに従
って動作する。
【００３８】このＣＰＵ３１３は、ＣＰＵバス３０２、
バス結合部３１１、及び外部バス３０１を介して、プロ
セッサバスインタフェース３１２との間で、通信制御デ
ータの授受を行う。
バス結合部３１１、及び外部バス３０１を介して、プロ
セッサバスインタフェース３１２との間で、通信制御デ
ータの授受を行う。
【００３９】また、ＣＰＵ３１３は、フレームの送信時
には、ＣＰＵバス３０２、Ｉ／Ｏコントローラ３１５、
及びネットワーク命令／結果バス３０３を介して、送信
命令をネットワーク制御回路３１０へ出力し、その後、
ネットワーク制御回路３１０から、ネットワーク命令／
結果バス３０３、Ｉ／Ｏコントローラ３１５、及びＣＰ
Ｕバス３０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ３１３は、フレームの受信時には、ネットワ
ーク制御回路３１０から、ネットワーク命令／結果バス
３０３、Ｉ／Ｏコントローラ３１５、及びＣＰＵバス３
０２を介して、受信結果通知を受け取る。
には、ＣＰＵバス３０２、Ｉ／Ｏコントローラ３１５、
及びネットワーク命令／結果バス３０３を介して、送信
命令をネットワーク制御回路３１０へ出力し、その後、
ネットワーク制御回路３１０から、ネットワーク命令／
結果バス３０３、Ｉ／Ｏコントローラ３１５、及びＣＰ
Ｕバス３０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ３１３は、フレームの受信時には、ネットワ
ーク制御回路３１０から、ネットワーク命令／結果バス
３０３、Ｉ／Ｏコントローラ３１５、及びＣＰＵバス３
０２を介して、受信結果通知を受け取る。
【００４０】更に、ＣＰＵ３１３は、ＣＰＵバス３０２
を介して制御メモリ３０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス３０２及びバーチャルメモリコ
ントローラ３０９を介して制御メモリ３０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
３０７をアクセスする。
を介して制御メモリ３０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス３０２及びバーチャルメモリコ
ントローラ３０９を介して制御メモリ３０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
３０７をアクセスする。
【００４１】Ｉ／Ｏコントローラ３１５は、ＣＰＵバス
３０２に接続され、外部の#0及び#1の周辺装置３２４な
どが接続される周辺装置バス３１８を収容する。この収
容構成が本発明に最も関連する。
３０２に接続され、外部の#0及び#1の周辺装置３２４な
どが接続される周辺装置バス３１８を収容する。この収
容構成が本発明に最も関連する。
【００４２】また、Ｉ／Ｏコントローラ３１５は、前述
したように、ＣＰＵバス３０２及びネットワーク命令／
結果バス３０３を介して、ＣＰＵ３１３とネットワーク
制御回路３１０との間で授受される送信命令、送信結果
通知又は受信結果通知を中継する。
したように、ＣＰＵバス３０２及びネットワーク命令／
結果バス３０３を介して、ＣＰＵ３１３とネットワーク
制御回路３１０との間で授受される送信命令、送信結果
通知又は受信結果通知を中継する。
【００４３】更に、Ｉ／Ｏコントローラ３１５は、ＣＰ
Ｕ３１３が外部バス３０１をアクセスするアドレスをＣ
ＰＵバス３０２に対して指定した場合に、制御線３２２
を介して#0のプロセッサバスインタフェース３１２に、
外部バスアクセス要求を出力する。
Ｕ３１３が外部バス３０１をアクセスするアドレスをＣ
ＰＵバス３０２に対して指定した場合に、制御線３２２
を介して#0のプロセッサバスインタフェース３１２に、
外部バスアクセス要求を出力する。
【００４４】ＣＰＵバスアービタ３１４は、プロセッサ
バスインタフェース３１２から制御線３２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ３１３に対して制御線３２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ３
１３から制御線３２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線３２１を介して#0のプロセッサバスインタフェース３
１２に返す。
バスインタフェース３１２から制御線３２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ３１３に対して制御線３２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ３
１３から制御線３２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線３２１を介して#0のプロセッサバスインタフェース３
１２に返す。
【００４５】バーチャルメモリコントローラ３０９は、
プロセッサバスインタフェース３１２と実メモリ３０７
との間で外部バス３０１を介して授受されるデータ、Ｃ
ＰＵ３１３と実メモリ３０７又は制御メモリ３０８との
間でＣＰＵバス３０２を介して授受されるデータ、ネッ
トワーク制御回路３１０と実メモリ３０７との間でネッ
トワークデータ受信バス３０４又はネットワークデータ
送信バス３０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。
プロセッサバスインタフェース３１２と実メモリ３０７
との間で外部バス３０１を介して授受されるデータ、Ｃ
ＰＵ３１３と実メモリ３０７又は制御メモリ３０８との
間でＣＰＵバス３０２を介して授受されるデータ、ネッ
トワーク制御回路３１０と実メモリ３０７との間でネッ
トワークデータ受信バス３０４又はネットワークデータ
送信バス３０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。
【００４６】以上の構成を有する本発明の実施例の動作
について説明する。 ＜プロセッサ間通信の全体動作＞今、図２及び図３にお
いて、例えば#000のノード２０２内の１つのプロセッサ
２０４から、#***のノード２０２内の他の１つのプロセ
ッサ２０４にメッセージデータを送信する場合の全体動
作について説明する。
について説明する。 ＜プロセッサ間通信の全体動作＞今、図２及び図３にお
いて、例えば#000のノード２０２内の１つのプロセッサ
２０４から、#***のノード２０２内の他の１つのプロセ
ッサ２０４にメッセージデータを送信する場合の全体動
作について説明する。
【００４７】この場合に、#000のノード２０２内の１つ
のプロセッサ２０４から送信されるメッセージデータ
は、プロセッサバス２０５を介してそのノード内のメッ
セージ通信装置２０３（以下、#000のメッセージ通信装
置２０３と呼ぶ）の実メモリ３０７に転送された後に、
#***のノード２０２内のメッセージ通信装置２０３（以
下、#***のメッセージ通信装置２０３と呼ぶ）の実メモ
リ３０７に送られ、その後、その実メモリ３０７からプ
ロセッサバス２０５を介して宛て先のプロセッサ２０４
に転送される。即ち、各メッセージ通信装置２０３の実
メモリ３０７は、通信バッファとして機能する。メッセージ通信装置２０３間の通信方式 ここで、メッセージ通信装置２０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。
のプロセッサ２０４から送信されるメッセージデータ
は、プロセッサバス２０５を介してそのノード内のメッ
セージ通信装置２０３（以下、#000のメッセージ通信装
置２０３と呼ぶ）の実メモリ３０７に転送された後に、
#***のノード２０２内のメッセージ通信装置２０３（以
下、#***のメッセージ通信装置２０３と呼ぶ）の実メモ
リ３０７に送られ、その後、その実メモリ３０７からプ
ロセッサバス２０５を介して宛て先のプロセッサ２０４
に転送される。即ち、各メッセージ通信装置２０３の実
メモリ３０７は、通信バッファとして機能する。メッセージ通信装置２０３間の通信方式 ここで、メッセージ通信装置２０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。
【００４８】まず、図２のネットワーク２０１全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。
【００４９】次に、この仮想記憶空間の所定ページ数毎
例えば１６ページ毎に、ネットワーク２０１に接続され
る各ノード２０２のメッセージ通信装置２０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード２０２のメッセージ通信装置２０３が割り当てら
れ、0010〜001Fページには#001番目のノード２０２のメ
ッセージ通信装置２０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード２０２の
メッセージ通信装置２０３が割り当てられる。
例えば１６ページ毎に、ネットワーク２０１に接続され
る各ノード２０２のメッセージ通信装置２０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード２０２のメッセージ通信装置２０３が割り当てら
れ、0010〜001Fページには#001番目のノード２０２のメ
ッセージ通信装置２０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード２０２の
メッセージ通信装置２０３が割り当てられる。
【００５０】従って、上述の例では、ネットワーク２０
１には、#000〜#FFFまでの最大で３０９６台のメッセー
ジ通信装置２０３が接続可能である。一方、各メッセー
ジ通信装置２０３内の実メモリ３０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ３０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。
１には、#000〜#FFFまでの最大で３０９６台のメッセー
ジ通信装置２０３が接続可能である。一方、各メッセー
ジ通信装置２０３内の実メモリ３０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ３０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。
【００５１】次に、各メッセージ通信装置２０３の制御
メモリ３０８にはそれぞれ、図４に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図４に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置２０３内の実メモリ３０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。
メモリ３０８にはそれぞれ、図４に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図４に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置２０３内の実メモリ３０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。
【００５２】そして、初期状態として、各ノード２０２
内のメッセージ通信装置２０３の制御メモリ３０８にお
いて、そのノード２０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ３１３のネットワーク用受信制
御機能によって、自メッセージ通信装置２０３の実メモ
リ３０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ３１３がプログラムＲＡＭ３１７に記憶された制御プ
ログラムを実行することにより実現される。
内のメッセージ通信装置２０３の制御メモリ３０８にお
いて、そのノード２０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ３１３のネットワーク用受信制
御機能によって、自メッセージ通信装置２０３の実メモ
リ３０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ３１３がプログラムＲＡＭ３１７に記憶された制御プ
ログラムを実行することにより実現される。
【００５３】例えば、#000のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
【００５４】また、#***のメッセージ通信装置２０３の
制御メモリ３０８において、自メッセージ通信装置２０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図４に示されるように、
実メモリ３０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。
制御メモリ３０８において、自メッセージ通信装置２０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図４に示されるように、
実メモリ３０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。
【００５５】同様に、#%%%のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
【００５６】今、後述する転送動作により、例えば#000
のメッセージ通信装置２０３の実メモリ３０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード２０２内の１つのプロセ
ッサ２０４からメッセージデータが転送されているもの
とする。
のメッセージ通信装置２０３の実メモリ３０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード２０２内の１つのプロセ
ッサ２０４からメッセージデータが転送されているもの
とする。
【００５７】ＣＰＵ３１３のネットワーク用送信制御機
能は、ＣＰＵバス３０２及びバーチャルメモリコントロ
ーラ３０９を介して実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ２０４が収容され
るノード２０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図４の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に
記憶された制御プログラムを実行することにより実現さ
れる。
能は、ＣＰＵバス３０２及びバーチャルメモリコントロ
ーラ３０９を介して実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ２０４が収容され
るノード２０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図４の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に
記憶された制御プログラムを実行することにより実現さ
れる。
【００５８】次に、ＣＰＵ３１３のネットワーク用送信
制御機能は、制御メモリ３０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図４の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。
制御機能は、制御メモリ３０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図４の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。
【００５９】そして、ＣＰＵ３１３のネットワーク用送
信制御機能は、Ｉ／Ｏコントローラ３１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス３０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。
信制御機能は、Ｉ／Ｏコントローラ３１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス３０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。
【００６０】ネットワーク制御回路３１０は、Ｉ／Ｏコ
ントローラ３１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス３０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス３０６を介して制
御メモリ３０８に指定し、制御メモリ３０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ３０９内の
ＤＭＡ転送用レジスタに設定する。
ントローラ３１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス３０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス３０６を介して制
御メモリ３０８に指定し、制御メモリ３０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ３０９内の
ＤＭＡ転送用レジスタに設定する。
【００６１】そして、ネットワーク制御回路３１０は、
バーチャルメモリコントローラ３０９に、送信されるべ
きメッセージデータが含まれる実メモリ３０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス３０５を介してネットワーク制御回路３１０
にＤＭＡ転送させる。
バーチャルメモリコントローラ３０９に、送信されるべ
きメッセージデータが含まれる実メモリ３０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス３０５を介してネットワーク制御回路３１０
にＤＭＡ転送させる。
【００６２】ネットワーク制御回路３１０は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング２０
６に送出する。なお、光ファイバリング２０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路３１０は、光ファイ
バリング２０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング２０
６に送出する。なお、光ファイバリング２０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路３１０は、光ファイ
バリング２０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。
【００６３】図４の例においては、#000のメッセージ通
信装置２０３から、仮想ページアドレス***2と実メモリ
３０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
２０６に送出される。
信装置２０３から、仮想ページアドレス***2と実メモリ
３０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
２０６に送出される。
【００６４】上述の送信フレームは、光ファイバリング
２０６に接続されている他のノード２０２（図２参照）
に順次転送される。各ノード２０２内のメッセージ通信
装置２０３のネットワーク制御回路３１０は、光ファイ
バリング２０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス３０６を
介して制御メモリ３０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード２０２のメッセージ通信装
置２０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路３１０が送出したものであ
るか否かを判別する。
２０６に接続されている他のノード２０２（図２参照）
に順次転送される。各ノード２０２内のメッセージ通信
装置２０３のネットワーク制御回路３１０は、光ファイ
バリング２０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス３０６を
介して制御メモリ３０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード２０２のメッセージ通信装
置２０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路３１０が送出したものであ
るか否かを判別する。
【００６５】ネットワーク制御回路３１０は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ３０７に取り込む。
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ３０７に取り込む。
【００６６】即ち、ネットワーク制御回路３１０は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス３０６を介して制御メモリ
３０８に指定し、制御メモリ３０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ３０９内のＤＭＡ転
送用レジスタに設定する。そして、ネットワーク制御回
路３１０は、バーチャルメモリコントローラ３０９に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス３０４を介して実メモリ３０７内の
上述の実ページアドレスにＤＭＡ転送させる。
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス３０６を介して制御メモリ
３０８に指定し、制御メモリ３０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ３０９内のＤＭＡ転
送用レジスタに設定する。そして、ネットワーク制御回
路３１０は、バーチャルメモリコントローラ３０９に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス３０４を介して実メモリ３０７内の
上述の実ページアドレスにＤＭＡ転送させる。
【００６７】その後、ネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス３０６を介して制御メモリ３０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。
更に、ネットワーク制御回路３１０は、Ｉ／Ｏコントロ
ーラ３１５内の受信用ＦＩＦＯに、ネットワーク命令／
結果バス３０３を介して、受信の成否を示す結果コード
と共に、送信フレームから抽出した仮想ページアドレス
とメッセージデータの転送長を書き込む。
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス３０６を介して制御メモリ３０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。
更に、ネットワーク制御回路３１０は、Ｉ／Ｏコントロ
ーラ３１５内の受信用ＦＩＦＯに、ネットワーク命令／
結果バス３０３を介して、受信の成否を示す結果コード
と共に、送信フレームから抽出した仮想ページアドレス
とメッセージデータの転送長を書き込む。
【００６８】最後に、ネットワーク制御回路３１０は、
光ファイバリング２０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング２０６に送出する。
光ファイバリング２０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング２０６に送出する。
【００６９】例えば、図４の例では、#***のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ３０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ３０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ３０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ３０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ３０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ３０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。
【００７０】上述の受信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用受信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用受信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。
【００７１】上述のページ状態が受信完了状態RDである
ならば、ＣＰＵ３１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。
ならば、ＣＰＵ３１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。
【００７２】その後、ＣＰＵ３１３のネットワーク用受
信制御機能は、ＣＰＵバス３０２及びバーチャルメモリ
コントローラ３０９を介して実メモリ３０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。
信制御機能は、ＣＰＵバス３０２及びバーチャルメモリ
コントローラ３０９を介して実メモリ３０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。
【００７３】これ以後、実メモリ３０７内のプロセッサ
用送信待ちバッファキューに対する処理は、ＣＰＵ３１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。
用送信待ちバッファキューに対する処理は、ＣＰＵ３１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。
【００７４】一方、ネットワーク制御回路３１０は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ３０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング２０６に送出する。
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ３０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング２０６に送出する。
【００７５】例えば、図４の例では、#%%%のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング２０６に送出する。
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング２０６に送出する。
【００７６】上述のようにして光ファイバリング２０６
上を順次転送された送信フレームは、最後に送信元のノ
ード２０２内のメッセージ通信装置２０３のネットワー
ク制御回路３１０に戻る。
上を順次転送された送信フレームは、最後に送信元のノ
ード２０２内のメッセージ通信装置２０３のネットワー
ク制御回路３１０に戻る。
【００７７】送信元のネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ３０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路３１０が送
出した送信フレームであることを判別する。
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ３０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路３１０が送
出した送信フレームであることを判別する。
【００７８】この場合に、ネットワーク制御回路３１０
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス３０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ３０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス３０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ３０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。
【００７９】そして、ネットワーク制御回路３１０は、
Ｉ／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス３０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。
Ｉ／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス３０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。
【００８０】上述の送信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用送信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用送信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。
【００８１】上述のページ状態が送信完了状態SCである
ならば、ＣＰＵ３１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。
ならば、ＣＰＵ３１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。
【００８２】その後、ＣＰＵ３１３のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。
【００８３】以上のように、ネットワーク２０１（図２
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置２０３に割り当てられる。そし
て、メッセージ通信装置２０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置２０３に割り当てられる。そし
て、メッセージ通信装置２０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。
【００８４】また、光ファイバリング２０６上の各ノー
ド２０２内のメッセージ通信装置２０３のネットワーク
制御回路３１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ３０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。
ド２０２内のメッセージ通信装置２０３のネットワーク
制御回路３１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ３０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。
【００８５】加えて、光ファイバリング２０６上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード２０２内のメッセージ通信装置２０３のネットワ
ーク制御回路３１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング２０６に送出する。従って、この送信フレームが
光ファイバリング２０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。
される送信フレームには応答領域が設けられ、受信側の
ノード２０２内のメッセージ通信装置２０３のネットワ
ーク制御回路３１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング２０６に送出する。従って、この送信フレームが
光ファイバリング２０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。
【００８６】更に、メッセージ通信装置２０３間のメッ
セージデータの通信は、メッセージ通信装置２０３内の
ネットワーク制御回路３１０が制御メモリ３０８をアク
セスしながら実メモリ３０７を使用して行い、プロセッ
サ２０４とメッセージ通信装置２０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置２
０３内のプロセッサバスインタフェース３１２が、上述
のネットワーク制御回路３１０の動作とは独立して、実
メモリ３０７を使用して行う。更に、実メモリ３０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ３１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ２０４とメッセージ通信装置２０３間、
メッセージ通信装置２０３とメッセージ通信装置２０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ２０４からメッセージ通信装
置２０３へのメッセージデータの転送動作 次に、送信元のノード２０２（図４の例では#000のノー
ド２０２）内の１つのプロセッサ２０４からそのノード
内のメッセージ通信装置２０３の実メモリ３０７に、メ
ッセージデータが転送される場合の動作について説明す
る。
セージデータの通信は、メッセージ通信装置２０３内の
ネットワーク制御回路３１０が制御メモリ３０８をアク
セスしながら実メモリ３０７を使用して行い、プロセッ
サ２０４とメッセージ通信装置２０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置２
０３内のプロセッサバスインタフェース３１２が、上述
のネットワーク制御回路３１０の動作とは独立して、実
メモリ３０７を使用して行う。更に、実メモリ３０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ３１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ２０４とメッセージ通信装置２０３間、
メッセージ通信装置２０３とメッセージ通信装置２０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ２０４からメッセージ通信装
置２０３へのメッセージデータの転送動作 次に、送信元のノード２０２（図４の例では#000のノー
ド２０２）内の１つのプロセッサ２０４からそのノード
内のメッセージ通信装置２０３の実メモリ３０７に、メ
ッセージデータが転送される場合の動作について説明す
る。
【００８７】まず、ＣＰＵ３１３のプロセッサ用受信制
御機能は、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７をアクセスする
ことにより、実メモリ３０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に記
憶された制御プログラムを実行することにより実現され
る機能である。
御機能は、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７をアクセスする
ことにより、実メモリ３０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に記
憶された制御プログラムを実行することにより実現され
る機能である。
【００８８】そして、ＣＰＵ３１３のプロセッサ用受信
制御機能は、ＣＰＵバス３０２、バス結合部３１１、及
び外部バス３０１を介して、例えば#0のプロセッサバス
インタフェース３１２を起動すると共に、そのインタフ
ェース３１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。
制御機能は、ＣＰＵバス３０２、バス結合部３１１、及
び外部バス３０１を介して、例えば#0のプロセッサバス
インタフェース３１２を起動すると共に、そのインタフ
ェース３１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。
【００８９】プロセッサバスインタフェース３１２は、
プロセッサ２０４からプロセッサバス２０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス３０１及びバーチャルメモリコントローラ３０
９を介して、実メモリ３０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。
プロセッサ２０４からプロセッサバス２０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス３０１及びバーチャルメモリコントローラ３０
９を介して、実メモリ３０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。
【００９０】プロセッサバスインタフェース３１２は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
３０１、バス結合部３１１、及びＣＰＵバス３０２を介
してＣＰＵ３１３に通知する。
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
３０１、バス結合部３１１、及びＣＰＵバス３０２を介
してＣＰＵ３１３に通知する。
【００９１】ＣＰＵ３１３のプロセッサ用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ３０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ３１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置２０３間の
通信方式に従って、送信元のノード２０２のメッセージ
通信装置２０３（図４の例では#000のメッセージ通信装
置２０３）内の実メモリ３０７から、宛て先のプロセッ
サ２０４が収容されるノード２０２のメッセージ通信装
置２０３（図４の例では#***のメッセージ通信装置２０
３）内の実メモリ３０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置２０３からプロセッ
サ２０４へのメッセージデータの転送動作 次に、受信側のノード２０２（図４の例では#***のノー
ド２０２）内のメッセージ通信装置２０３の実メモリ３
０７からそのノード２０２内の１つのプロセッサ２０４
に、メッセージデータが転送される場合の動作について
説明する。
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ３０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ３１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置２０３間の
通信方式に従って、送信元のノード２０２のメッセージ
通信装置２０３（図４の例では#000のメッセージ通信装
置２０３）内の実メモリ３０７から、宛て先のプロセッ
サ２０４が収容されるノード２０２のメッセージ通信装
置２０３（図４の例では#***のメッセージ通信装置２０
３）内の実メモリ３０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置２０３からプロセッ
サ２０４へのメッセージデータの転送動作 次に、受信側のノード２０２（図４の例では#***のノー
ド２０２）内のメッセージ通信装置２０３の実メモリ３
０７からそのノード２０２内の１つのプロセッサ２０４
に、メッセージデータが転送される場合の動作について
説明する。
【００９２】ネットワーク制御回路３１０が送信フレー
ムの受信に成功すると、前述したように、ＣＰＵ３１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ３０７内のプロセッサ用送信待ちバ
ッファキューに接続する。
ムの受信に成功すると、前述したように、ＣＰＵ３１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ３０７内のプロセッサ用送信待ちバ
ッファキューに接続する。
【００９３】これに対して、ＣＰＵ３１３のプロセッサ
用送信制御機能は、ＣＰＵバス３０２、バス結合部３１
１、及び外部バス３０１を介して、例えば#0のプロセッ
サバスインタフェース３１２を起動すると共に、そのイ
ンタフェース３１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。
用送信制御機能は、ＣＰＵバス３０２、バス結合部３１
１、及び外部バス３０１を介して、例えば#0のプロセッ
サバスインタフェース３１２を起動すると共に、そのイ
ンタフェース３１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。
【００９４】プロセッサバスインタフェース３１２は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス３０１及びバーチ
ャルメモリコントローラ３０９を介して、実メモリ３０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス２０５を介して宛て先のプロセッサ２０４に
転送する。 ＜Ｉ／Ｏコントローラの周辺装置に対するインタフェー
スの第１の実施例＞次に、図３のＩ／Ｏコントローラ３
１５の周辺装置３２４に対するインタフェース部分の第
１の実施例の構成を図５に示す。この部分の構成は本発
明に最も関連する。第１の実施例の構成 Ｉ／Ｏコントローラ３１５において、まず、入出力制御
回路５０１は、ＣＰＵバス３０２の制御線及びアドレス
バスを収容する。
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス３０１及びバーチ
ャルメモリコントローラ３０９を介して、実メモリ３０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス２０５を介して宛て先のプロセッサ２０４に
転送する。 ＜Ｉ／Ｏコントローラの周辺装置に対するインタフェー
スの第１の実施例＞次に、図３のＩ／Ｏコントローラ３
１５の周辺装置３２４に対するインタフェース部分の第
１の実施例の構成を図５に示す。この部分の構成は本発
明に最も関連する。第１の実施例の構成 Ｉ／Ｏコントローラ３１５において、まず、入出力制御
回路５０１は、ＣＰＵバス３０２の制御線及びアドレス
バスを収容する。
【００９５】アドレスデコーダ５０２は、入出力制御回
路５０１、ＣＰＵバス３０２のアドレスバスに指定され
るアドレスを解読する。制御回路５０３は、周辺装置３
２４のための制御信号を発生する。
路５０１、ＣＰＵバス３０２のアドレスバスに指定され
るアドレスを解読する。制御回路５０３は、周辺装置３
２４のための制御信号を発生する。
【００９６】１ビットＤフリップフロップ（D-F/F ）Ｃ
i (i=1〜m)は、周辺装置３２４のための制御信号を保持
する。１ビットD-F/F Ｄj (j=1〜n)は、後述する双方向
バッファＢj1、Ｂj2(j=1〜n)用の方向制御信号ＤRj(j=1
〜n)を保持する。
i (i=1〜m)は、周辺装置３２４のための制御信号を保持
する。１ビットD-F/F Ｄj (j=1〜n)は、後述する双方向
バッファＢj1、Ｂj2(j=1〜n)用の方向制御信号ＤRj(j=1
〜n)を保持する。
【００９７】１ビットD-F/F Ｒj (j=1〜n)は、ＣＰＵ３
１３（図３参照）からＣＰＵバス３０２のデータバスを
介して設定される周辺装置３２４用のアドレスデータ又
はライトデータを保持する。
１３（図３参照）からＣＰＵバス３０２のデータバスを
介して設定される周辺装置３２４用のアドレスデータ又
はライトデータを保持する。
【００９８】１ビットラッチＬj (j=1〜n)は、周辺装置
３２４から設定されるリードデータを保持する。双方向
バッファＩＢj 、ＯＢj (j=1〜n)は共に、前述したD-F/
F Ｄj (j=1〜n)からの方向制御信号ＤRj(j=1〜n)に基づ
き、D-F/F Ｒj (j=1〜n)又はラッチＬj(j=1〜n)の何れ
かをＣＰＵバス３０２のデータバス及び周辺装置バス３
１８に接続する。この結果、ＣＰＵ３１３からのアクセ
スが、ＣＰＵ３１３から周辺装置３２４への方向を有す
るライトアクセスであるか、周辺装置３２４からＣＰＵ
３１３への方向を有するリードアクセスであるかが決定
される。
３２４から設定されるリードデータを保持する。双方向
バッファＩＢj 、ＯＢj (j=1〜n)は共に、前述したD-F/
F Ｄj (j=1〜n)からの方向制御信号ＤRj(j=1〜n)に基づ
き、D-F/F Ｒj (j=1〜n)又はラッチＬj(j=1〜n)の何れ
かをＣＰＵバス３０２のデータバス及び周辺装置バス３
１８に接続する。この結果、ＣＰＵ３１３からのアクセ
スが、ＣＰＵ３１３から周辺装置３２４への方向を有す
るライトアクセスであるか、周辺装置３２４からＣＰＵ
３１３への方向を有するリードアクセスであるかが決定
される。
【００９９】周辺装置バス３１８に接続される#0の周辺
装置３２４において、例えば制御信号入力端子Ｃは、Ｉ
／Ｏコントローラ３１５内のD-F/F Ｃ1 に接続される信
号線に接続される。また、アドレス入力端子Ａは、双方
向バッファＯＢ1 〜ＯＢp に接続される信号線群に接続
される。更に、データ入出力端子Ｄは、双方向バッファ
ＯＢp+1 〜ＯＢn に接続される信号線群に接続される。
装置３２４において、例えば制御信号入力端子Ｃは、Ｉ
／Ｏコントローラ３１５内のD-F/F Ｃ1 に接続される信
号線に接続される。また、アドレス入力端子Ａは、双方
向バッファＯＢ1 〜ＯＢp に接続される信号線群に接続
される。更に、データ入出力端子Ｄは、双方向バッファ
ＯＢp+1 〜ＯＢn に接続される信号線群に接続される。
【０１００】一方、周辺装置バス３１８に接続される#1
の周辺装置３２４において、例えば制御信号入力端子Ｃ
は、Ｉ／Ｏコントローラ３１５内のD-F/F Ｃ2 に接続さ
れる信号線に接続される。また、アドレス入力端子Ａ
は、双方向バッファＯＢ1 〜ＯＢq に接続される信号線
群に接続される。更に、データ入出力端子Ｄは、双方向
バッファＯＢq+1 〜ＯＢn に接続される信号線群に接続
される。
の周辺装置３２４において、例えば制御信号入力端子Ｃ
は、Ｉ／Ｏコントローラ３１５内のD-F/F Ｃ2 に接続さ
れる信号線に接続される。また、アドレス入力端子Ａ
は、双方向バッファＯＢ1 〜ＯＢq に接続される信号線
群に接続される。更に、データ入出力端子Ｄは、双方向
バッファＯＢq+1 〜ＯＢn に接続される信号線群に接続
される。
【０１０１】このように、図５の構成では、Ｉ／Ｏコン
トローラ３１５に収容される周辺装置バス３１８に接続
される#0及び#1の周辺装置３２４は、それぞれ異なるア
ドレスバス幅、データバス幅を有し、異なる制御線が使
用される。
トローラ３１５に収容される周辺装置バス３１８に接続
される#0及び#1の周辺装置３２４は、それぞれ異なるア
ドレスバス幅、データバス幅を有し、異なる制御線が使
用される。
【０１０２】即ち、１つの周辺装置バス３１８上で、周
辺装置３２４の種類に応じて、アドレスバス幅、データ
バス幅、及び制御線の数・位置を適切に変更することが
できる。周辺装置バス３１８の分割形態の説明 今、D-F/F Ｃi 、D-F/F Ｄj 、及びD-F/F Ｒj とラッチ
Ｌj (i=1〜m,j=1〜n)は複数のグループに分割され、各
グループにアドレスが割り当てられる。
辺装置３２４の種類に応じて、アドレスバス幅、データ
バス幅、及び制御線の数・位置を適切に変更することが
できる。周辺装置バス３１８の分割形態の説明 今、D-F/F Ｃi 、D-F/F Ｄj 、及びD-F/F Ｒj とラッチ
Ｌj (i=1〜m,j=1〜n)は複数のグループに分割され、各
グループにアドレスが割り当てられる。
【０１０３】例えば図６に示される分割１では、D-F/F
Ｃi (i=1〜m)とD-F/F Ｄj (j=1〜n)とからなるグループ
にはアドレスADRSC1が割り当てられ、D-F/F Ｒ1 〜Ｒp
又はラッチＬ1 〜Ｌp からなるグループにはアドレスAD
RSA1が割り当てられ、D-F/FＲp+1 〜Ｒn 又はラッチＬ
p+1 〜Ｌn からなるグループにアドレスADRSD1が割り当
てられる。
Ｃi (i=1〜m)とD-F/F Ｄj (j=1〜n)とからなるグループ
にはアドレスADRSC1が割り当てられ、D-F/F Ｒ1 〜Ｒp
又はラッチＬ1 〜Ｌp からなるグループにはアドレスAD
RSA1が割り当てられ、D-F/FＲp+1 〜Ｒn 又はラッチＬ
p+1 〜Ｌn からなるグループにアドレスADRSD1が割り当
てられる。
【０１０４】また、分割２では、ADRSC1の割当ては分割
１の場合と同じであり、D-F/F Ｒ1〜Ｒq 又はラッチＬ
1 〜Ｌq からなるグループにはアドレスADRSA2が割り当
てられ、D-F/F Ｒq+1 〜Ｒn 又はラッチＬq+1 〜Ｌn か
らなるグループにはアドレスADRSD2が割り当てられる。
１の場合と同じであり、D-F/F Ｒ1〜Ｒq 又はラッチＬ
1 〜Ｌq からなるグループにはアドレスADRSA2が割り当
てられ、D-F/F Ｒq+1 〜Ｒn 又はラッチＬq+1 〜Ｌn か
らなるグループにはアドレスADRSD2が割り当てられる。
【０１０５】更に、分割３では、D-F/F Ｃi (i=1〜m)と
D-F/F Ｄj (j=1〜n)とD-F/F Ｒ1 〜Ｒp 又はラッチＬ1
〜Ｌp とからなるグループにアドレスADRSA3が割当てら
れ、ADRSD1の割当ては分割１の場合と同じである。ＣＰＵ３１３から#0の周辺装置３２４へデータが書き込
まれる場合 例えば、ＣＰＵ３１３が、#0の周辺装置３２４にアドレ
スを指定してデータの書込みを行う場合は、次のような
動作が実行される。
D-F/F Ｄj (j=1〜n)とD-F/F Ｒ1 〜Ｒp 又はラッチＬ1
〜Ｌp とからなるグループにアドレスADRSA3が割当てら
れ、ADRSD1の割当ては分割１の場合と同じである。ＣＰＵ３１３から#0の周辺装置３２４へデータが書き込
まれる場合 例えば、ＣＰＵ３１３が、#0の周辺装置３２４にアドレ
スを指定してデータの書込みを行う場合は、次のような
動作が実行される。
【０１０６】始めに、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスADRSC1を指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
行うデータ書込みアクセスのための制御データを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスADRSC1の解読結果に
基づいて、F/F 制御信号ＡCi(i=1〜m)とＡDj(j=1〜n)を
アサートする。この結果、D-F/F Ｃi (i=1〜m)とD-F/F
Ｄj (j=1〜n)に、上述の制御データが書き込まれる。具
体的には、D-F/F Ｃ1 にネゲート状態を示す信号が書き
込まれ、D-F/FＤj (j=1〜n)に、ＣＰＵ３１３側から周
辺装置３２４側へ向かうバスデータ方向を指示するデー
タが書き込まれる。
２のアドレスバスにアドレスADRSC1を指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
行うデータ書込みアクセスのための制御データを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスADRSC1の解読結果に
基づいて、F/F 制御信号ＡCi(i=1〜m)とＡDj(j=1〜n)を
アサートする。この結果、D-F/F Ｃi (i=1〜m)とD-F/F
Ｄj (j=1〜n)に、上述の制御データが書き込まれる。具
体的には、D-F/F Ｃ1 にネゲート状態を示す信号が書き
込まれ、D-F/FＤj (j=1〜n)に、ＣＰＵ３１３側から周
辺装置３２４側へ向かうバスデータ方向を指示するデー
タが書き込まれる。
【０１０７】そして、上述の書込み動作の結果、D-F/F
Ｄj (j=1〜n)から出力される方向制御信号ＤR1〜ＤRnに
基づいて、双方向バッファＩＢ1 〜ＩＢn 、ＯＢ1 〜Ｏ
Ｂnにおけるバスデータ方向が、ＣＰＵ３１３側から周
辺装置３２４側へ向かう方向に設定される。
Ｄj (j=1〜n)から出力される方向制御信号ＤR1〜ＤRnに
基づいて、双方向バッファＩＢ1 〜ＩＢn 、ＯＢ1 〜Ｏ
Ｂnにおけるバスデータ方向が、ＣＰＵ３１３側から周
辺装置３２４側へ向かう方向に設定される。
【０１０８】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスADRSA1を指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して指
定する内部アドレスデータを設定する。Ｉ／Ｏコントロ
ーラ３１５内のアドレスデコーダ５０２は、アドレスバ
ス上のアドレスADRSA1の解読結果に基づいて、F/F 制御
信号ＡR1〜ＡRpをアサートする。この結果、D-F/F Ｒ1
〜Ｒp に、上述の内部アドレスデータが書き込まれる。
のアドレスバスにアドレスADRSA1を指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して指
定する内部アドレスデータを設定する。Ｉ／Ｏコントロ
ーラ３１５内のアドレスデコーダ５０２は、アドレスバ
ス上のアドレスADRSA1の解読結果に基づいて、F/F 制御
信号ＡR1〜ＡRpをアサートする。この結果、D-F/F Ｒ1
〜Ｒp に、上述の内部アドレスデータが書き込まれる。
【０１０９】更に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスADRSD1を指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して書
き込まれる内部ライトデータを設定する。Ｉ／Ｏコント
ローラ３１５内のアドレスデコーダ５０２は、アドレス
バス上のアドレスADRSD1の解読結果に基づいて、F/F制
御信号ＡRp〜ＡRnをアサートする。この結果、D-F/F Ｄ
Rp+1〜ＤRnに、上述の内部ライトデータが書き込まれ
る。
のアドレスバスにアドレスADRSD1を指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して書
き込まれる内部ライトデータを設定する。Ｉ／Ｏコント
ローラ３１５内のアドレスデコーダ５０２は、アドレス
バス上のアドレスADRSD1の解読結果に基づいて、F/F制
御信号ＡRp〜ＡRnをアサートする。この結果、D-F/F Ｄ
Rp+1〜ＤRnに、上述の内部ライトデータが書き込まれ
る。
【０１１０】その後、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスADRSC1を指定しながら、Ｃ
ＰＵバス３０２のデータバスに、D-F/F Ｃ1 の出力の状
態がネゲート状態からアサート状態に変化し、その後、
再びネゲート状態に戻るような制御データを、所定のタ
イミングに基づいて順次指定する。なお、D-F/F Ｄj(j=
1〜n)にＣＰＵ３１３側から周辺装置３２４側へ向かう
バスデータ方向を指示するデータが毎回書き込まれるよ
うに、制御データが指定される。
２のアドレスバスにアドレスADRSC1を指定しながら、Ｃ
ＰＵバス３０２のデータバスに、D-F/F Ｃ1 の出力の状
態がネゲート状態からアサート状態に変化し、その後、
再びネゲート状態に戻るような制御データを、所定のタ
イミングに基づいて順次指定する。なお、D-F/F Ｄj(j=
1〜n)にＣＰＵ３１３側から周辺装置３２４側へ向かう
バスデータ方向を指示するデータが毎回書き込まれるよ
うに、制御データが指定される。
【０１１１】この結果、#0の周辺装置３２４は、D-F/F
Ｃ1 から制御信号入力端子Ｃに入力される制御信号がア
サート状態になったタイミングで、双方向バッファＯＢ
1 〜ＯＢp に接続される周辺装置バス３１８上の信号線
にD-F/F Ｒ1 〜Ｒp より出力されている内部アドレスデ
ータをアドレス入力端子Ａから取り込み、双方向バッフ
ァＯＢp 〜ＯＢn に接続される周辺装置バス３１８上の
信号線にD-F/F Ｒp+1〜Ｒn より出力されている内部ラ
イトデータをデータ入出力端子Ｄから取り込む。#0の周辺装置３２４からＣＰＵ３１３へデータが読み出
される場合 次に、ＣＰＵ３１３が、#0の周辺装置３２４にアドレス
を指定してデータの読出しを行う場合は、次のような動
作が実行される。
Ｃ1 から制御信号入力端子Ｃに入力される制御信号がア
サート状態になったタイミングで、双方向バッファＯＢ
1 〜ＯＢp に接続される周辺装置バス３１８上の信号線
にD-F/F Ｒ1 〜Ｒp より出力されている内部アドレスデ
ータをアドレス入力端子Ａから取り込み、双方向バッフ
ァＯＢp 〜ＯＢn に接続される周辺装置バス３１８上の
信号線にD-F/F Ｒp+1〜Ｒn より出力されている内部ラ
イトデータをデータ入出力端子Ｄから取り込む。#0の周辺装置３２４からＣＰＵ３１３へデータが読み出
される場合 次に、ＣＰＵ３１３が、#0の周辺装置３２４にアドレス
を指定してデータの読出しを行う場合は、次のような動
作が実行される。
【０１１２】始めに、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスADRSC1を指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
行うデータ読出しアクセスのための制御データを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスADRSC1の解読結果に
基づいて、F/F 制御信号ＡCi(i=1〜m)とＡDj(j=1〜n)を
アサートする。この結果、D-F/F Ｃi (i=1〜m)とD-F/F
Ｄj (j=1〜n)に、上述の制御データが書き込まれる。具
体的には、D-F/F Ｃ1 にネゲート状態を示す信号が書き
込まれ、D-F/FＤ1 〜Ｄp にＣＰＵ３１３側から周辺装
置３２４側へ向かうバスデータ方向を指示するデータが
書き込まれ、D-F/F Ｄp+1 〜Ｄn に周辺装置３２４側か
らＣＰＵ３１３側へ向かうバスデータ方向を指示するデ
ータが書き込まれる。
２のアドレスバスにアドレスADRSC1を指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
行うデータ読出しアクセスのための制御データを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスADRSC1の解読結果に
基づいて、F/F 制御信号ＡCi(i=1〜m)とＡDj(j=1〜n)を
アサートする。この結果、D-F/F Ｃi (i=1〜m)とD-F/F
Ｄj (j=1〜n)に、上述の制御データが書き込まれる。具
体的には、D-F/F Ｃ1 にネゲート状態を示す信号が書き
込まれ、D-F/FＤ1 〜Ｄp にＣＰＵ３１３側から周辺装
置３２４側へ向かうバスデータ方向を指示するデータが
書き込まれ、D-F/F Ｄp+1 〜Ｄn に周辺装置３２４側か
らＣＰＵ３１３側へ向かうバスデータ方向を指示するデ
ータが書き込まれる。
【０１１３】そして、上述の書込み動作の結果、D-F/F
Ｄj (j=1〜n)から出力される方向制御信号ＤR1〜ＤRnに
基づいて、双方向バッファＩＢ1 〜ＩＢp 、ＯＢ1 〜Ｏ
Ｂpにおけるバスデータ方向がＣＰＵ３１３側から周辺
装置３２４側へ向かう方向に設定され、双方向バッファ
ＩＢp+1 〜ＩＢn 、ＯＢp+1 〜ＯＢn におけるバスデー
タ方向が周辺装置３２４側からＣＰＵ３１３側へ向かう
方向に設定される。
Ｄj (j=1〜n)から出力される方向制御信号ＤR1〜ＤRnに
基づいて、双方向バッファＩＢ1 〜ＩＢp 、ＯＢ1 〜Ｏ
Ｂpにおけるバスデータ方向がＣＰＵ３１３側から周辺
装置３２４側へ向かう方向に設定され、双方向バッファ
ＩＢp+1 〜ＩＢn 、ＯＢp+1 〜ＯＢn におけるバスデー
タ方向が周辺装置３２４側からＣＰＵ３１３側へ向かう
方向に設定される。
【０１１４】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスADRSA1を指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して指
定する内部アドレスデータを設定する。Ｉ／Ｏコントロ
ーラ３１５内のアドレスデコーダ５０２は、アドレスバ
ス上のアドレスADRSA1の解読結果に基づいて、F/F 制御
信号ＡR1〜ＡRpをアサートする。この結果、D-F/F Ｒ1
〜Ｒp に、上述の内部アドレスデータが書き込まれる。
のアドレスバスにアドレスADRSA1を指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して指
定する内部アドレスデータを設定する。Ｉ／Ｏコントロ
ーラ３１５内のアドレスデコーダ５０２は、アドレスバ
ス上のアドレスADRSA1の解読結果に基づいて、F/F 制御
信号ＡR1〜ＡRpをアサートする。この結果、D-F/F Ｒ1
〜Ｒp に、上述の内部アドレスデータが書き込まれる。
【０１１５】その後、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスADRSC1を指定しながら、Ｃ
ＰＵバス３０２のデータバスに、D-F/F Ｃ1 の出力の状
態がネゲート状態からアサート状態に変化し、その後、
再びネゲート状態に戻るような制御データを、適当なタ
イミングに基づいて順次指定する。なお、D-F/F Ｄ1〜
Ｄp にはＣＰＵ３１３側から周辺装置３２４側へ向かう
バスデータ方向を指示するデータが毎回書き込まれ、D-
F/F Ｄp+1 〜Ｄn には周辺装置３２４側からＣＰＵ３１
３側へ向かうバスデータ方向を指示するデータが毎回書
き込まれるように、制御データが指定される。
２のアドレスバスにアドレスADRSC1を指定しながら、Ｃ
ＰＵバス３０２のデータバスに、D-F/F Ｃ1 の出力の状
態がネゲート状態からアサート状態に変化し、その後、
再びネゲート状態に戻るような制御データを、適当なタ
イミングに基づいて順次指定する。なお、D-F/F Ｄ1〜
Ｄp にはＣＰＵ３１３側から周辺装置３２４側へ向かう
バスデータ方向を指示するデータが毎回書き込まれ、D-
F/F Ｄp+1 〜Ｄn には周辺装置３２４側からＣＰＵ３１
３側へ向かうバスデータ方向を指示するデータが毎回書
き込まれるように、制御データが指定される。
【０１１６】この結果、#0の周辺装置３２４は、D-F/F
Ｃ1 から制御信号入力端子Ｃに入力される制御信号がア
サート状態になったタイミングで、ＯＢ1 〜ＯＢp に接
続される周辺装置バス３１８上の信号線にD-F/F Ｒ1 〜
Ｒp より出力されている内部アドレスデータをアドレス
入力端子Ａから取り込み、双方向バッファＯＢp 〜ＯＢ
n に接続される周辺装置バス３１８上の信号線上にデー
タ入出力端子Ｄから内部リードデータを出力する。
Ｃ1 から制御信号入力端子Ｃに入力される制御信号がア
サート状態になったタイミングで、ＯＢ1 〜ＯＢp に接
続される周辺装置バス３１８上の信号線にD-F/F Ｒ1 〜
Ｒp より出力されている内部アドレスデータをアドレス
入力端子Ａから取り込み、双方向バッファＯＢp 〜ＯＢ
n に接続される周辺装置バス３１８上の信号線上にデー
タ入出力端子Ｄから内部リードデータを出力する。
【０１１７】この内部リードデータは、双方向バッファ
ＯＢp 〜ＯＢn を介してラッチＬp〜Ｌn にラッチされ
た後、双方向バッファＩＢp 〜ＩＢn を介してＣＰＵバ
ス３０２のデータバスに出力され、ＣＰＵ３１３によっ
て処理される。ＣＰＵ３１３が#1の周辺装置３２４をアクセスする場合 上述のように、ＣＰＵ３１３が#0の周辺装置３２４をア
クセスする場合には、アドレスADRSA1とADRSD1が指定さ
れることにより、内部アドレスデータはD-F/FＲ1 〜
Ｒp を使用して処理され、内部ライト／リードデータは
D-F/F Ｒp+1 〜Ｒn 又はラッチＬp+1 〜Ｌn を使用して
処理される。
ＯＢp 〜ＯＢn を介してラッチＬp〜Ｌn にラッチされ
た後、双方向バッファＩＢp 〜ＩＢn を介してＣＰＵバ
ス３０２のデータバスに出力され、ＣＰＵ３１３によっ
て処理される。ＣＰＵ３１３が#1の周辺装置３２４をアクセスする場合 上述のように、ＣＰＵ３１３が#0の周辺装置３２４をア
クセスする場合には、アドレスADRSA1とADRSD1が指定さ
れることにより、内部アドレスデータはD-F/FＲ1 〜
Ｒp を使用して処理され、内部ライト／リードデータは
D-F/F Ｒp+1 〜Ｒn 又はラッチＬp+1 〜Ｌn を使用して
処理される。
【０１１８】これに対して、ＣＰＵ３１３から#1の周辺
装置３２４へデータが書き込まれる場合及び#1の周辺装
置３２４からＣＰＵ３１３へデータが読み出される場合
の基本的な動作も、上述したＣＰＵ３１３から#0の周辺
装置３２４へのアクセスの場合と同様であるが、図６に
示されるように、#0の周辺装置３２４の場合におけるア
ドレスADRSA1とADRSD1の代わりにアドレスADRSA2とADRS
D2が指定されることにより、内部アドレスデータはD-F/
F Ｒ1 〜 Ｒq を使用して処理され、内部ライト／リー
ドデータはD-F/F Ｒq+1 〜Ｒn 又はラッチＬq+1 〜Ｌn
を使用して処理される。
装置３２４へデータが書き込まれる場合及び#1の周辺装
置３２４からＣＰＵ３１３へデータが読み出される場合
の基本的な動作も、上述したＣＰＵ３１３から#0の周辺
装置３２４へのアクセスの場合と同様であるが、図６に
示されるように、#0の周辺装置３２４の場合におけるア
ドレスADRSA1とADRSD1の代わりにアドレスADRSA2とADRS
D2が指定されることにより、内部アドレスデータはD-F/
F Ｒ1 〜 Ｒq を使用して処理され、内部ライト／リー
ドデータはD-F/F Ｒq+1 〜Ｒn 又はラッチＬq+1 〜Ｌn
を使用して処理される。
【０１１９】以上のように、図５の構成では、ＣＰＵ３
１３がアクセスする周辺装置３２４によって、周辺装置
バス３１８上のアドレスバス幅、データバス幅などをダ
イナミックに変更することができる。制御回路５０３の機能 以上の説明においては、周辺装置３２４に供給される制
御信号をネゲート状態からアサート状態に変化し、その
後、再びネゲート状態に戻す処理は、ＣＰＵ３１３にお
けるソフトウエア処理によって行われている。これによ
り、周辺装置バス３１８に接続される周辺装置３２４が
変更されても、ＣＰＵ３１３側のソフトウエア処理によ
って柔軟に対処することができる。
１３がアクセスする周辺装置３２４によって、周辺装置
バス３１８上のアドレスバス幅、データバス幅などをダ
イナミックに変更することができる。制御回路５０３の機能 以上の説明においては、周辺装置３２４に供給される制
御信号をネゲート状態からアサート状態に変化し、その
後、再びネゲート状態に戻す処理は、ＣＰＵ３１３にお
けるソフトウエア処理によって行われている。これによ
り、周辺装置バス３１８に接続される周辺装置３２４が
変更されても、ＣＰＵ３１３側のソフトウエア処理によ
って柔軟に対処することができる。
【０１２０】これに対して、周辺装置バス３１８に接続
される周辺装置３２４がある程度固定されている場合に
は、図５の制御回路５０３を使用することにより、周辺
装置３２４への高速なアクセスが可能となる。
される周辺装置３２４がある程度固定されている場合に
は、図５の制御回路５０３を使用することにより、周辺
装置３２４への高速なアクセスが可能となる。
【０１２１】即ち、ＣＰＵ３１３は、アドレスバスに所
定のアドレスを指定することにより制御回路５０３を起
動させる。これによって、制御回路５０３は、F/F 制御
信号ＡCi(i=1〜m)及びＡDj(j=1〜n)を指定しながら、周
辺装置３２４に供給される制御信号がネゲート状態から
アサート状態に変化し、その後、再びネゲート状態に戻
るようなデータを含む制御データを、D-F/F Ｃi (i=1〜
m)及びＤj (j=1〜n)に順次指定する。 ＜Ｉ／Ｏコントローラの周辺装置に対するインタフェー
スの第２の実施例＞次に、図３のＩ／Ｏコントローラ３
１５の周辺装置３２４に対するインタフェース部分の第
２の実施例の構成を図７に示す。構成 図７において、入出力制御回路７０１及びアドレスデコ
ーダ７０２は、図５の第１の実施例における入出力制御
回路５０１及びアドレスデコーダ５０２と同様の機能を
有する。
定のアドレスを指定することにより制御回路５０３を起
動させる。これによって、制御回路５０３は、F/F 制御
信号ＡCi(i=1〜m)及びＡDj(j=1〜n)を指定しながら、周
辺装置３２４に供給される制御信号がネゲート状態から
アサート状態に変化し、その後、再びネゲート状態に戻
るようなデータを含む制御データを、D-F/F Ｃi (i=1〜
m)及びＤj (j=1〜n)に順次指定する。 ＜Ｉ／Ｏコントローラの周辺装置に対するインタフェー
スの第２の実施例＞次に、図３のＩ／Ｏコントローラ３
１５の周辺装置３２４に対するインタフェース部分の第
２の実施例の構成を図７に示す。構成 図７において、入出力制御回路７０１及びアドレスデコ
ーダ７０２は、図５の第１の実施例における入出力制御
回路５０１及びアドレスデコーダ５０２と同様の機能を
有する。
【０１２２】この場合、ＣＰＵ３１３（図３参照）によ
ってＣＰＵバス３０２のアドレスバスに指定されるアド
レスＡIOAR、ＡIODRH 、ＡIODRL 、ＡMODEにより、レジ
スタ制御信号ＬIOAR、ＬIODRH 、ＬIODRL 、ＬMODEが、
それぞれアサートされるものとする。
ってＣＰＵバス３０２のアドレスバスに指定されるアド
レスＡIOAR、ＡIODRH 、ＡIODRL 、ＡMODEにより、レジ
スタ制御信号ＬIOAR、ＬIODRH 、ＬIODRL 、ＬMODEが、
それぞれアサートされるものとする。
【０１２３】レジスタＩＯＡＲは、図５のD-F/F Ｒj (j
=1〜n)の一部とD-F/F Ｃi (i=1〜m)に相当する機能を、
アドレスデコーダ５０２で１つのレジスタ制御信号Ｌ
IOARのアサートによって制御可能なレジスタである。周
辺装置３２４をＣＰＵ３１３からソフトウエア処理によ
って制御可能とするために、レジスタＩＯＡＲの一部の
ビットは、各周辺装置３２４を選択するためのチップセ
レクト信号用ビットＣＳ１、ＣＳ２と、選択された周辺
装置３２４に対してリード指示又はライト指示を行うた
めのリード／ライト指定信号用ビットＲ／Ｗに割り当て
られ、残りのビットはアドレス信号用ビットに割り当て
られている。
=1〜n)の一部とD-F/F Ｃi (i=1〜m)に相当する機能を、
アドレスデコーダ５０２で１つのレジスタ制御信号Ｌ
IOARのアサートによって制御可能なレジスタである。周
辺装置３２４をＣＰＵ３１３からソフトウエア処理によ
って制御可能とするために、レジスタＩＯＡＲの一部の
ビットは、各周辺装置３２４を選択するためのチップセ
レクト信号用ビットＣＳ１、ＣＳ２と、選択された周辺
装置３２４に対してリード指示又はライト指示を行うた
めのリード／ライト指定信号用ビットＲ／Ｗに割り当て
られ、残りのビットはアドレス信号用ビットに割り当て
られている。
【０１２４】レジスタＩＯＤＲＨとＩＯＤＲＬは、それ
ぞれＣＰＵ３１３（図３参照）からＣＰＵバス３０２の
データバスを介して設定される周辺装置３２４用の内部
アドレスデータ又は内部ライトデータを保持し、それぞ
れレジスタ制御信号ＬIODRHとＬIODRL がアサートされ
たときに制御可能なレジスタである。
ぞれＣＰＵ３１３（図３参照）からＣＰＵバス３０２の
データバスを介して設定される周辺装置３２４用の内部
アドレスデータ又は内部ライトデータを保持し、それぞ
れレジスタ制御信号ＬIODRHとＬIODRL がアサートされ
たときに制御可能なレジスタである。
【０１２５】レジスタＭＯＤＥには、レジスタ制御信号
ＬMODEのアサートに基づき、ＣＰＵ３１３からＭＯＤＥ
信号が設定される。そして、オアゲートＯＲ１、ＯＲ
２、インバータＩＮＶ、アンドゲートＡＮＤ１からなる
論理回路において、上述のＭＯＤＥ信号とアドレスデコ
ーダ７０２から出力されるレジスタ制御信号ＬIODRL 、
ＬIODRH に基づいて、レジスタ制御信号ＩＬＬ、ＩＬＨ
が生成され、これらの信号に基づいてレジスタＩＯＤＲ
Ｌ、ＩＯＤＲＨが制御される。
ＬMODEのアサートに基づき、ＣＰＵ３１３からＭＯＤＥ
信号が設定される。そして、オアゲートＯＲ１、ＯＲ
２、インバータＩＮＶ、アンドゲートＡＮＤ１からなる
論理回路において、上述のＭＯＤＥ信号とアドレスデコ
ーダ７０２から出力されるレジスタ制御信号ＬIODRL 、
ＬIODRH に基づいて、レジスタ制御信号ＩＬＬ、ＩＬＨ
が生成され、これらの信号に基づいてレジスタＩＯＤＲ
Ｌ、ＩＯＤＲＨが制御される。
【０１２６】ＭＯＤＥ信号として論理“０”が指定され
る場合は、レジスタＩＯＤＲＬと双方向バッファＯＢＬ
が内部ライトデータ用に使用され、レジスタＩＯＤＲＨ
と双方向バッファＯＢＨが内部アドレスデータ用に使用
される場合であり、#0の周辺装置３２４がアクセスされ
る場合である。
る場合は、レジスタＩＯＤＲＬと双方向バッファＯＢＬ
が内部ライトデータ用に使用され、レジスタＩＯＤＲＨ
と双方向バッファＯＢＨが内部アドレスデータ用に使用
される場合であり、#0の周辺装置３２４がアクセスされ
る場合である。
【０１２７】一方、ＭＯＤＥ信号として論理“１”が指
定される場合は、レジスタＩＯＤＲＬと双方向バッファ
ＯＢＬ、レジスタＩＯＤＲＨと双方向バッファＯＢＨ
が、何れも内部ライトデータ用に使用される場合であ
り、#1の周辺装置３２４がアクセスされる場合である。
定される場合は、レジスタＩＯＤＲＬと双方向バッファ
ＯＢＬ、レジスタＩＯＤＲＨと双方向バッファＯＢＨ
が、何れも内部ライトデータ用に使用される場合であ
り、#1の周辺装置３２４がアクセスされる場合である。
【０１２８】周辺装置バス３１８に接続される#0の周辺
装置３２４において、例えば制御信号入力端子Ｃは、Ｉ
／Ｏコントローラ３１５内のレジスタＩＯＡＲのリード
／ライト指定信号用ビットＲ／Ｗに接続される信号線
と、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ１に接続される信号線に接続される。また、アドレス
入力端子Ａは、レジスタＩＯＡＲのアドレス信号用ビッ
ト群に接続される信号線群と、双方向バッファＯＢＨに
接続される信号線群に接続される。更に、データ入出力
端子Ｄは、双方向バッファＯＢＬに接続される信号線群
に接続される。
装置３２４において、例えば制御信号入力端子Ｃは、Ｉ
／Ｏコントローラ３１５内のレジスタＩＯＡＲのリード
／ライト指定信号用ビットＲ／Ｗに接続される信号線
と、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ１に接続される信号線に接続される。また、アドレス
入力端子Ａは、レジスタＩＯＡＲのアドレス信号用ビッ
ト群に接続される信号線群と、双方向バッファＯＢＨに
接続される信号線群に接続される。更に、データ入出力
端子Ｄは、双方向バッファＯＢＬに接続される信号線群
に接続される。
【０１２９】一方、周辺装置バス３１８に接続される#1
の周辺装置３２４において、例えば制御信号入力端子Ｃ
は、Ｉ／Ｏコントローラ３１５内のレジスタＩＯＡＲの
リード／ライト指定信号用ビットＲ／Ｗに接続される信
号線と、レジスタＩＯＡＲのチップセレクト信号用ビッ
トＣＳ２に接続される信号線に接続される。また、アド
レス入力端子Ａは、レジスタＩＯＡＲのアドレス信号用
ビット群に接続される信号線群に接続される。更に、デ
ータ入出力端子Ｄは、双方向バッファＯＢＬに接続され
る信号線群と、双方向バッファＯＢＨに接続される信号
線群に接続される。
の周辺装置３２４において、例えば制御信号入力端子Ｃ
は、Ｉ／Ｏコントローラ３１５内のレジスタＩＯＡＲの
リード／ライト指定信号用ビットＲ／Ｗに接続される信
号線と、レジスタＩＯＡＲのチップセレクト信号用ビッ
トＣＳ２に接続される信号線に接続される。また、アド
レス入力端子Ａは、レジスタＩＯＡＲのアドレス信号用
ビット群に接続される信号線群に接続される。更に、デ
ータ入出力端子Ｄは、双方向バッファＯＢＬに接続され
る信号線群と、双方向バッファＯＢＨに接続される信号
線群に接続される。
【０１３０】このように、図７の構成においても、図５
の構成と同様、Ｉ／Ｏコントローラ３１５に収容される
周辺装置バス３１８に接続される#0及び#1の周辺装置３
２４は、それぞれ異なるアドレスバス幅、データバス幅
を有し、異なる制御線が使用される。ＣＰＵ３１３から#0の周辺装置３２４へデータが書き込
まれる場合 例えば、ＣＰＵ３１３が、#0の周辺装置３２４にアドレ
スを指定してデータの書込みを行う場合は、次のような
動作が実行される。
の構成と同様、Ｉ／Ｏコントローラ３１５に収容される
周辺装置バス３１８に接続される#0及び#1の周辺装置３
２４は、それぞれ異なるアドレスバス幅、データバス幅
を有し、異なる制御線が使用される。ＣＰＵ３１３から#0の周辺装置３２４へデータが書き込
まれる場合 例えば、ＣＰＵ３１３が、#0の周辺装置３２４にアドレ
スを指定してデータの書込みを行う場合は、次のような
動作が実行される。
【０１３１】始めに、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“０”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“０”の
ＭＯＤＥ信号が書き込まれる。
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“０”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“０”の
ＭＯＤＥ信号が書き込まれる。
【０１３２】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して行
うデータ書込みアクセスのための制御データと内部アド
レスデータの一部を設定する。Ｉ／Ｏコントローラ３１
５内のアドレスデコーダ５０２は、アドレスバス上のア
ドレスＡIOARの解読結果に基づいて、レジスタ制御信号
ＬIOARをアサートする。この結果、レジスタＩＯＡＲ
に、上述の制御データが書き込まれる。具体的には、リ
ード／ライト指定信号用ビットＲ／Ｗにライト指示を示
す論理“０”の信号が書き込まれ、チップセレクト信号
用ビットＣＳ１にネゲート状態を示す信号が書き込ま
れ、内部アドレスデータ用ビット群に内部アドレスデー
タの一部が書き込まれる。
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して行
うデータ書込みアクセスのための制御データと内部アド
レスデータの一部を設定する。Ｉ／Ｏコントローラ３１
５内のアドレスデコーダ５０２は、アドレスバス上のア
ドレスＡIOARの解読結果に基づいて、レジスタ制御信号
ＬIOARをアサートする。この結果、レジスタＩＯＡＲ
に、上述の制御データが書き込まれる。具体的には、リ
ード／ライト指定信号用ビットＲ／Ｗにライト指示を示
す論理“０”の信号が書き込まれ、チップセレクト信号
用ビットＣＳ１にネゲート状態を示す信号が書き込ま
れ、内部アドレスデータ用ビット群に内部アドレスデー
タの一部が書き込まれる。
【０１３３】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスＡIODRHを指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
指定する内部アドレスデータの一部を設定する。Ｉ／Ｏ
コントローラ３１５内のアドレスデコーダ５０２は、ア
ドレスバス上のアドレスＡIODRH の解読結果に基づい
て、レジスタ制御信号ＬIODRH をアサートする。
のアドレスバスにアドレスＡIODRHを指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
指定する内部アドレスデータの一部を設定する。Ｉ／Ｏ
コントローラ３１５内のアドレスデコーダ５０２は、ア
ドレスバス上のアドレスＡIODRH の解読結果に基づい
て、レジスタ制御信号ＬIODRH をアサートする。
【０１３４】ここで、レジスタＭＯＤＥには、論理が
“０”のＭＯＤＥ信号がセットされているため、オアゲ
ートＯＲ１の出力はレジスタ制御信号ＬIODRH の論理と
同じとなり、オアゲートＯＲ２からアンドゲートＡＮＤ
１への入力信号は、ＭＯＤＥ信号の論理“０”がインバ
ータＩＮＶによって反転された論理“１”を有する。従
って、レジスタ制御信号ＬIODRH がアサートされたとき
にレジスタ制御信号ＩＬＨがアサートされ、レジスタＩ
ＯＤＲＨにＣＰＵバス３０２のデータバスから内部アド
レスデータの一部が書き込まれる。
“０”のＭＯＤＥ信号がセットされているため、オアゲ
ートＯＲ１の出力はレジスタ制御信号ＬIODRH の論理と
同じとなり、オアゲートＯＲ２からアンドゲートＡＮＤ
１への入力信号は、ＭＯＤＥ信号の論理“０”がインバ
ータＩＮＶによって反転された論理“１”を有する。従
って、レジスタ制御信号ＬIODRH がアサートされたとき
にレジスタ制御信号ＩＬＨがアサートされ、レジスタＩ
ＯＤＲＨにＣＰＵバス３０２のデータバスから内部アド
レスデータの一部が書き込まれる。
【０１３５】一方、レジスタＩＯＡＲのリード／ライト
指定信号用ビットＲ／Ｗから出力されているライト指示
を示す論理が“０”のリード／ライト指定信号Ｒ／Ｗに
基づいて、双方向バッファＩＢにおけるバスデータ方向
が、ＣＰＵ３１３側から周辺装置３２４側へ向かう方向
に設定される。
指定信号用ビットＲ／Ｗから出力されているライト指示
を示す論理が“０”のリード／ライト指定信号Ｒ／Ｗに
基づいて、双方向バッファＩＢにおけるバスデータ方向
が、ＣＰＵ３１３側から周辺装置３２４側へ向かう方向
に設定される。
【０１３６】この状態において、ＣＰＵ３１３は、ＣＰ
Ｕバス３０２のアドレスバスにアドレスＡIODRL を指定
し、ＣＰＵバス３０２のデータバスに、#0の周辺装置３
２４に対して書き込まれる内部ライトデータを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスＡIODRL の解読結果
に基づいて、レジスタ制御信号ＬIODRL をアサートす
る。この結果、レジスタ制御信号ＩＬＬがアサートさ
れ、レジスタＩＯＤＲＬにＣＰＵバス３０２のデータバ
スから内部ライトデータが書き込まれる。
Ｕバス３０２のアドレスバスにアドレスＡIODRL を指定
し、ＣＰＵバス３０２のデータバスに、#0の周辺装置３
２４に対して書き込まれる内部ライトデータを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスＡIODRL の解読結果
に基づいて、レジスタ制御信号ＬIODRL をアサートす
る。この結果、レジスタ制御信号ＩＬＬがアサートさ
れ、レジスタＩＯＤＲＬにＣＰＵバス３０２のデータバ
スから内部ライトデータが書き込まれる。
【０１３７】その後、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ１の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ１の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
【０１３８】このとき、レジスタＩＯＡＲのリード／ラ
イト指定信号用ビットＲ／Ｗから出力されているライト
指示を示す論理が“０”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＯＢＬにおけるバスデー
タ方向が、ＣＰＵ３１３側から周辺装置３２４側へ向か
う方向に設定される。また、レジスタＭＯＤＥから出力
される論理が“０”のＭＯＤＥ信号によってアンドゲー
トＡＮＤ２がオフされるため、そこから出力される論理
が“０”のリード／ライト指定信号Ｒ／Ｗに基づいて、
双方向バッファＯＢＨにおけるバスデータ方向も、ＣＰ
Ｕ３１３側から周辺装置３２４側へ向かう方向に設定さ
れる。
イト指定信号用ビットＲ／Ｗから出力されているライト
指示を示す論理が“０”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＯＢＬにおけるバスデー
タ方向が、ＣＰＵ３１３側から周辺装置３２４側へ向か
う方向に設定される。また、レジスタＭＯＤＥから出力
される論理が“０”のＭＯＤＥ信号によってアンドゲー
トＡＮＤ２がオフされるため、そこから出力される論理
が“０”のリード／ライト指定信号Ｒ／Ｗに基づいて、
双方向バッファＯＢＨにおけるバスデータ方向も、ＣＰ
Ｕ３１３側から周辺装置３２４側へ向かう方向に設定さ
れる。
【０１３９】この結果、#0の周辺装置３２４は、レジス
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がライト指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ１から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ１の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群と双方向
バッファＯＢＨに接続される周辺装置バス３１８上の信
号線群にそれぞれレジスタＩＯＡＲ及びＩＯＤＲＨより
出力されている内部アドレスデータをアドレス入力端子
Ａから取り込み、双方向バッファＯＢＬに接続される周
辺装置バス３１８上の信号線にレジスタＩＯＤＲＬより
出力されている内部ライトデータをデータ入出力端子Ｄ
から取り込む。#0の周辺装置３２４からＣＰＵ３１３へデータが読み出
される場合 次に、ＣＰＵ３１３が、#0の周辺装置３２４にアドレス
を指定してデータの読出しを行う場合は、次のような動
作が実行される。
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がライト指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ１から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ１の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群と双方向
バッファＯＢＨに接続される周辺装置バス３１８上の信
号線群にそれぞれレジスタＩＯＡＲ及びＩＯＤＲＨより
出力されている内部アドレスデータをアドレス入力端子
Ａから取り込み、双方向バッファＯＢＬに接続される周
辺装置バス３１８上の信号線にレジスタＩＯＤＲＬより
出力されている内部ライトデータをデータ入出力端子Ｄ
から取り込む。#0の周辺装置３２４からＣＰＵ３１３へデータが読み出
される場合 次に、ＣＰＵ３１３が、#0の周辺装置３２４にアドレス
を指定してデータの読出しを行う場合は、次のような動
作が実行される。
【０１４０】始めに、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“０”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“０”の
ＭＯＤＥ信号が書き込まれる。
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“０”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“０”の
ＭＯＤＥ信号が書き込まれる。
【０１４１】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して行
うデータ読出しアクセスのための制御データと内部アド
レスデータの一部を設定する。Ｉ／Ｏコントローラ３１
５内のアドレスデコーダ５０２は、アドレスバス上のア
ドレスＡIOARの解読結果に基づいて、レジスタ制御信号
ＬIOARをアサートする。この結果、レジスタＩＯＡＲ
に、上述の制御データが書き込まれる。具体的には、リ
ード／ライト指定信号用ビットＲ／Ｗにリード指示を示
す論理“１”の信号が書き込まれ、チップセレクト信号
用ビットＣＳ１にネゲート状態を示す信号が書き込ま
れ、内部アドレスデータ用ビット群に内部アドレスデー
タの一部が書き込まれる。
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#0の周辺装置３２４に対して行
うデータ読出しアクセスのための制御データと内部アド
レスデータの一部を設定する。Ｉ／Ｏコントローラ３１
５内のアドレスデコーダ５０２は、アドレスバス上のア
ドレスＡIOARの解読結果に基づいて、レジスタ制御信号
ＬIOARをアサートする。この結果、レジスタＩＯＡＲ
に、上述の制御データが書き込まれる。具体的には、リ
ード／ライト指定信号用ビットＲ／Ｗにリード指示を示
す論理“１”の信号が書き込まれ、チップセレクト信号
用ビットＣＳ１にネゲート状態を示す信号が書き込ま
れ、内部アドレスデータ用ビット群に内部アドレスデー
タの一部が書き込まれる。
【０１４２】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスＡIODRHを指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
指定する内部アドレスデータの一部を設定する。Ｉ／Ｏ
コントローラ３１５内のアドレスデコーダ５０２は、ア
ドレスバス上のアドレスＡIODRH の解読結果に基づい
て、レジスタ制御信号ＬIODRH をアサートする。
のアドレスバスにアドレスＡIODRHを指定し、ＣＰＵバ
ス３０２のデータバスに、#0の周辺装置３２４に対して
指定する内部アドレスデータの一部を設定する。Ｉ／Ｏ
コントローラ３１５内のアドレスデコーダ５０２は、ア
ドレスバス上のアドレスＡIODRH の解読結果に基づい
て、レジスタ制御信号ＬIODRH をアサートする。
【０１４３】ここで、レジスタＭＯＤＥには、論理が
“０”のＭＯＤＥ信号がセットされているため、オアゲ
ートＯＲ１の出力はレジスタ制御信号ＬIODRH の論理と
同じとなり、オアゲートＯＲ２からアンドゲートＡＮＤ
１への入力信号は、ＭＯＤＥ信号の論理“０”がインバ
ータＩＮＶによって反転された論理“１”を有する。従
って、レジスタ制御信号ＬIODRH がアサートされたとき
にレジスタ制御信号ＩＬＨがアサートされ、レジスタＩ
ＯＤＲＨにＣＰＵバス３０２のデータバスから内部アド
レスデータの一部が書き込まれる。
“０”のＭＯＤＥ信号がセットされているため、オアゲ
ートＯＲ１の出力はレジスタ制御信号ＬIODRH の論理と
同じとなり、オアゲートＯＲ２からアンドゲートＡＮＤ
１への入力信号は、ＭＯＤＥ信号の論理“０”がインバ
ータＩＮＶによって反転された論理“１”を有する。従
って、レジスタ制御信号ＬIODRH がアサートされたとき
にレジスタ制御信号ＩＬＨがアサートされ、レジスタＩ
ＯＤＲＨにＣＰＵバス３０２のデータバスから内部アド
レスデータの一部が書き込まれる。
【０１４４】その後、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ１の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ１の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
【０１４５】このとき、レジスタＩＯＡＲのリード／ラ
イト指定信号用ビットＲ／Ｗから出力されているリード
指示を示す論理が“１”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＩＢ及びＯＢＬにおける
バスデータ方向が、周辺装置３２４側からＣＰＵ３１３
側へ向かう方向に設定される。一方、レジスタＭＯＤＥ
から出力される論理が“０”のＭＯＤＥ信号によってア
ンドゲートＡＮＤ２がオフされるため、そこから出力さ
れる論理が“０”のリード／ライト指定信号Ｒ／Ｗに基
づいて、双方向バッファＯＢＨにおけるバスデータ方向
は、ＣＰＵ３１３側から周辺装置３２４側へ向かう方向
に設定される。
イト指定信号用ビットＲ／Ｗから出力されているリード
指示を示す論理が“１”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＩＢ及びＯＢＬにおける
バスデータ方向が、周辺装置３２４側からＣＰＵ３１３
側へ向かう方向に設定される。一方、レジスタＭＯＤＥ
から出力される論理が“０”のＭＯＤＥ信号によってア
ンドゲートＡＮＤ２がオフされるため、そこから出力さ
れる論理が“０”のリード／ライト指定信号Ｒ／Ｗに基
づいて、双方向バッファＯＢＨにおけるバスデータ方向
は、ＣＰＵ３１３側から周辺装置３２４側へ向かう方向
に設定される。
【０１４６】この結果、#0の周辺装置３２４は、レジス
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がリード指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ１から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ１の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群と双方向
バッファＯＢＨに接続される周辺装置バス３１８上の信
号線群にそれぞれレジスタＩＯＡＲとＩＯＤＲＨより出
力されている内部アドレスデータをアドレス入力端子Ａ
から取り込み、双方向バッファＯＢＬに接続される周辺
装置バス３１８上の信号線上にデータ入出力端子Ｄから
内部リードデータを出力する。
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がリード指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ１から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ１の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群と双方向
バッファＯＢＨに接続される周辺装置バス３１８上の信
号線群にそれぞれレジスタＩＯＡＲとＩＯＤＲＨより出
力されている内部アドレスデータをアドレス入力端子Ａ
から取り込み、双方向バッファＯＢＬに接続される周辺
装置バス３１８上の信号線上にデータ入出力端子Ｄから
内部リードデータを出力する。
【０１４７】この内部リードデータは、双方向バッファ
ＯＢＬを介してラッチＬにラッチされた後、双方向バッ
ファＩＢを介してＣＰＵバス３０２のデータバスに出力
され、ＣＰＵ３１３によって処理される。ＣＰＵ３１３が#1の周辺装置３２４をアクセスする場合 上述のように、ＣＰＵ３１３が#0の周辺装置３２４をア
クセスする場合には、ＣＰＵ３１３が指定する内部アド
レスデータは、Ｉ／Ｏコントローラ３１５内のレジスタ
ＩＯＡＲの一部とレジスタＩＯＤＲＨを使用して#0の周
辺装置３２４に転送され、内部リード／ライトデータ
は、Ｉ／Ｏコントローラ３１５内のレジスタＩＯＤＲＬ
又はラッチＬを使用して処理される。
ＯＢＬを介してラッチＬにラッチされた後、双方向バッ
ファＩＢを介してＣＰＵバス３０２のデータバスに出力
され、ＣＰＵ３１３によって処理される。ＣＰＵ３１３が#1の周辺装置３２４をアクセスする場合 上述のように、ＣＰＵ３１３が#0の周辺装置３２４をア
クセスする場合には、ＣＰＵ３１３が指定する内部アド
レスデータは、Ｉ／Ｏコントローラ３１５内のレジスタ
ＩＯＡＲの一部とレジスタＩＯＤＲＨを使用して#0の周
辺装置３２４に転送され、内部リード／ライトデータ
は、Ｉ／Ｏコントローラ３１５内のレジスタＩＯＤＲＬ
又はラッチＬを使用して処理される。
【０１４８】これに対して、ＣＰＵ３１３が#1の周辺装
置３２４をアクセスする場合には、ＣＰＵ３１３が指定
する内部アドレスデータは、Ｉ／Ｏコントローラ３１５
内のレジスタＩＯＡＲの一部のみを使用して#1の周辺装
置３２４に転送され、内部リード／ライトデータは、Ｉ
／Ｏコントローラ３１５内のレジスタＩＯＤＲＬとＩＯ
ＤＲＨの両方又はラッチＬを使用して処理される。
置３２４をアクセスする場合には、ＣＰＵ３１３が指定
する内部アドレスデータは、Ｉ／Ｏコントローラ３１５
内のレジスタＩＯＡＲの一部のみを使用して#1の周辺装
置３２４に転送され、内部リード／ライトデータは、Ｉ
／Ｏコントローラ３１５内のレジスタＩＯＤＲＬとＩＯ
ＤＲＨの両方又はラッチＬを使用して処理される。
【０１４９】以下に、ＣＰＵ３１３が#1の周辺装置３２
４をアクセスする場合の制御動作について説明する。ＣＰＵ３１３から#1の周辺装置３２４へデータが書き込
まれる場合 ＣＰＵ３１３が、#1の周辺装置３２４にアドレスを指定
してデータの書込みを行う場合は、次のような動作が実
行される。
４をアクセスする場合の制御動作について説明する。ＣＰＵ３１３から#1の周辺装置３２４へデータが書き込
まれる場合 ＣＰＵ３１３が、#1の周辺装置３２４にアドレスを指定
してデータの書込みを行う場合は、次のような動作が実
行される。
【０１５０】始めに、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“１”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“１”の
ＭＯＤＥ信号が書き込まれる。
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“１”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“１”の
ＭＯＤＥ信号が書き込まれる。
【０１５１】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#1の周辺装置３２４に対して行
うデータ書込みアクセスのための制御データと内部アド
レスデータを設定する。Ｉ／Ｏコントローラ３１５内の
アドレスデコーダ５０２は、アドレスバス上のアドレス
ＡIOARの解読結果に基づき、レジスタ制御信号ＬIOARを
アサートする。この結果、レジスタＩＯＡＲに、上述の
制御データが書き込まれる。具体的には、リード／ライ
ト指定信号用ビットＲ／Ｗにライト指示を示す論理
“０”の信号が書き込まれ、チップセレクト信号用ビッ
トＣＳ２にネゲート状態を示す信号が書き込まれ、内部
アドレスデータ用ビット群に内部アドレスデータが書き
込まれる。
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#1の周辺装置３２４に対して行
うデータ書込みアクセスのための制御データと内部アド
レスデータを設定する。Ｉ／Ｏコントローラ３１５内の
アドレスデコーダ５０２は、アドレスバス上のアドレス
ＡIOARの解読結果に基づき、レジスタ制御信号ＬIOARを
アサートする。この結果、レジスタＩＯＡＲに、上述の
制御データが書き込まれる。具体的には、リード／ライ
ト指定信号用ビットＲ／Ｗにライト指示を示す論理
“０”の信号が書き込まれ、チップセレクト信号用ビッ
トＣＳ２にネゲート状態を示す信号が書き込まれ、内部
アドレスデータ用ビット群に内部アドレスデータが書き
込まれる。
【０１５２】この結果、レジスタＩＯＡＲのリード／ラ
イト指定信号用ビットＲ／Ｗから出力されているライト
指示を示す論理が“０”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＩＢにおけるバスデータ
方向が、ＣＰＵ３１３側から周辺装置３２４側へ向かう
方向に設定される。
イト指定信号用ビットＲ／Ｗから出力されているライト
指示を示す論理が“０”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＩＢにおけるバスデータ
方向が、ＣＰＵ３１３側から周辺装置３２４側へ向かう
方向に設定される。
【０１５３】この状態において、ＣＰＵ３１３は、ＣＰ
Ｕバス３０２のアドレスバスにアドレスＡIODRL を指定
し、ＣＰＵバス３０２のデータバスに、#0の周辺装置３
２４に対して書き込まれる内部ライトデータを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスＡIODRL の解読結果
に基づいて、レジスタ制御信号ＬIODRL をアサートす
る。ここで、レジスタＭＯＤＥから出力される論理が
“１”のＭＯＤＥ信号は、オアゲートＯＲ１を介してア
ンドゲートＡＮＤ１をオンする。従って、レジスタ制御
信号ＬIODRL は、レジスタ制御信号ＩＬＬをアサートさ
せると同時に、オアゲートＯＲ２及びアンドゲートＡＮ
Ｄ１を介してレジスタ制御信号ＩＬＨもアサートさせ
る。この結果、レジスタＩＯＤＲＬとＩＯＤＲＨの両方
に同時に、ＣＰＵバス３０２のデータバスから内部ライ
トデータが書き込まれる。
Ｕバス３０２のアドレスバスにアドレスＡIODRL を指定
し、ＣＰＵバス３０２のデータバスに、#0の周辺装置３
２４に対して書き込まれる内部ライトデータを設定す
る。Ｉ／Ｏコントローラ３１５内のアドレスデコーダ５
０２は、アドレスバス上のアドレスＡIODRL の解読結果
に基づいて、レジスタ制御信号ＬIODRL をアサートす
る。ここで、レジスタＭＯＤＥから出力される論理が
“１”のＭＯＤＥ信号は、オアゲートＯＲ１を介してア
ンドゲートＡＮＤ１をオンする。従って、レジスタ制御
信号ＬIODRL は、レジスタ制御信号ＩＬＬをアサートさ
せると同時に、オアゲートＯＲ２及びアンドゲートＡＮ
Ｄ１を介してレジスタ制御信号ＩＬＨもアサートさせ
る。この結果、レジスタＩＯＤＲＬとＩＯＤＲＨの両方
に同時に、ＣＰＵバス３０２のデータバスから内部ライ
トデータが書き込まれる。
【０１５４】その後、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ２の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ２の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
【０１５５】このとき、レジスタＩＯＡＲのリード／ラ
イト指定信号用ビットＲ／Ｗから出力されているライト
指示を示す論理が“０”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＯＢＬにおけるバスデー
タ方向が、ＣＰＵ３１３側から周辺装置３２４側へ向か
う方向に設定される。また、レジスタＭＯＤＥから出力
される論理が“１”のＭＯＤＥ信号によってアンドゲー
トＡＮＤ２がオンされるため、これに入力する上述のラ
イト指示を示す論理が“０”のリード／ライト指定信号
Ｒ／Ｗに基づいて、双方向バッファＯＢＨにおけるバス
データ方向も、ＣＰＵ３１３側から周辺装置３２４側へ
向かう方向に設定される。
イト指定信号用ビットＲ／Ｗから出力されているライト
指示を示す論理が“０”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＯＢＬにおけるバスデー
タ方向が、ＣＰＵ３１３側から周辺装置３２４側へ向か
う方向に設定される。また、レジスタＭＯＤＥから出力
される論理が“１”のＭＯＤＥ信号によってアンドゲー
トＡＮＤ２がオンされるため、これに入力する上述のラ
イト指示を示す論理が“０”のリード／ライト指定信号
Ｒ／Ｗに基づいて、双方向バッファＯＢＨにおけるバス
データ方向も、ＣＰＵ３１３側から周辺装置３２４側へ
向かう方向に設定される。
【０１５６】この結果、#1の周辺装置３２４は、レジス
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がライト指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ２から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ２の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群にレジス
タＩＯＡＲより出力されている内部アドレスデータをア
ドレス入力端子Ａから取り込み、双方向バッファＯＢＬ
及びＯＢＨに接続される周辺装置バス３１８上の信号線
群にレジスタＩＯＤＲＬ及びＩＯＤＲＨより出力されて
いる内部ライトデータをデータ入出力端子Ｄから取り込
む。#1の周辺装置３２４からＣＰＵ３１３へデータが読み出
される場合 次に、ＣＰＵ３１３が、#1の周辺装置３２４にアドレス
を指定してデータの読出しを行う場合は、次のような動
作が実行される。
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がライト指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ２から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ２の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群にレジス
タＩＯＡＲより出力されている内部アドレスデータをア
ドレス入力端子Ａから取り込み、双方向バッファＯＢＬ
及びＯＢＨに接続される周辺装置バス３１８上の信号線
群にレジスタＩＯＤＲＬ及びＩＯＤＲＨより出力されて
いる内部ライトデータをデータ入出力端子Ｄから取り込
む。#1の周辺装置３２４からＣＰＵ３１３へデータが読み出
される場合 次に、ＣＰＵ３１３が、#1の周辺装置３２４にアドレス
を指定してデータの読出しを行う場合は、次のような動
作が実行される。
【０１５７】始めに、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“１”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“１”の
ＭＯＤＥ信号が書き込まれる。
２のアドレスバスにアドレスＡMODEを指定し、ＣＰＵバ
ス３０２のデータバスに、論理が“１”のＭＯＤＥ信号
を設定する。Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、アドレスバス上のアドレスＡMODEの解
読結果に基づいて、レジスタ制御信号ＬMODEをアサート
する。この結果、レジスタＭＯＤＥに、論理が“１”の
ＭＯＤＥ信号が書き込まれる。
【０１５８】次に、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#1の周辺装置３２４に対して行
うデータ読出しアクセスのための制御データと内部アド
レスデータを設定する。Ｉ／Ｏコントローラ３１５内の
アドレスデコーダ５０２は、アドレスバス上のアドレス
ＡIOARの解読結果に基づいて、レジスタ制御信号ＬIOAR
をアサートする。この結果、レジスタＩＯＡＲに、上述
の制御データが書き込まれる。具体的には、リード／ラ
イト指定信号用ビットＲ／Ｗにリード指示を示す論理
“１”の信号が書き込まれ、チップセレクト信号用ビッ
トＣＳ２にネゲート状態を示す信号が書き込まれる。
のアドレスバスにアドレスＡIOARを指定し、ＣＰＵバス
３０２のデータバスに、#1の周辺装置３２４に対して行
うデータ読出しアクセスのための制御データと内部アド
レスデータを設定する。Ｉ／Ｏコントローラ３１５内の
アドレスデコーダ５０２は、アドレスバス上のアドレス
ＡIOARの解読結果に基づいて、レジスタ制御信号ＬIOAR
をアサートする。この結果、レジスタＩＯＡＲに、上述
の制御データが書き込まれる。具体的には、リード／ラ
イト指定信号用ビットＲ／Ｗにリード指示を示す論理
“１”の信号が書き込まれ、チップセレクト信号用ビッ
トＣＳ２にネゲート状態を示す信号が書き込まれる。
【０１５９】その後、ＣＰＵ３１３は、ＣＰＵバス３０
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ２の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
２のアドレスバスにアドレスＡIOARを指定しながら、Ｃ
ＰＵバス３０２のデータバスに、レジスタＩＯＡＲのチ
ップセレクト信号用ビットＣＳ２の出力の状態がネゲー
ト状態からアサート状態に変化し、その後、再びネゲー
ト状態に戻るような制御データを、所定のタイミングに
基づいて順次指定する。
【０１６０】このとき、レジスタＩＯＡＲのリード／ラ
イト指定信号用ビットＲ／Ｗから出力されているリード
指示を示す論理が“１”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＩＢ及びＯＢＬにおける
バスデータ方向が、周辺装置３２４側からＣＰＵ３１３
側へ向かう方向に設定される。また、レジスタＭＯＤＥ
から出力される論理が“１”のＭＯＤＥ信号によってア
ンドゲートＡＮＤ２がオンされるため、これに入力する
上述のリード指示を示す論理が“１”のリード／ライト
指定信号Ｒ／Ｗに基づいて、双方向バッファＯＢＨにお
けるバスデータ方向も周辺装置３２４側からＣＰＵ３１
３側へ向かう方向に設定される。
イト指定信号用ビットＲ／Ｗから出力されているリード
指示を示す論理が“１”のリード／ライト指定信号Ｒ／
Ｗに基づいて、双方向バッファＩＢ及びＯＢＬにおける
バスデータ方向が、周辺装置３２４側からＣＰＵ３１３
側へ向かう方向に設定される。また、レジスタＭＯＤＥ
から出力される論理が“１”のＭＯＤＥ信号によってア
ンドゲートＡＮＤ２がオンされるため、これに入力する
上述のリード指示を示す論理が“１”のリード／ライト
指定信号Ｒ／Ｗに基づいて、双方向バッファＯＢＨにお
けるバスデータ方向も周辺装置３２４側からＣＰＵ３１
３側へ向かう方向に設定される。
【０１６１】この結果、#0の周辺装置３２４は、レジス
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がリード指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ２から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ２の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群にレジス
タＩＯＡＲより出力されている内部アドレスデータをア
ドレス入力端子Ａから取り込み、双方向バッファＯＢＬ
及びＯＢＨに接続される周辺装置バス３１８上の信号線
上にデータ入出力端子Ｄから内部リードデータを出力す
る。
タＩＯＡＲのリード／ライト指定信号用ビットＲ／Ｗか
ら制御信号入力端子Ｃに入力されるリード／ライト指定
信号Ｒ／Ｗの状態がリード指示を示していることを確認
し、レジスタＩＯＡＲのチップセレクト信号用ビットＣ
Ｓ２から制御信号入力端子Ｃに入力されるチップセレク
ト信号ＣＳ２の状態がアサート状態になったタイミング
で、レジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群にレジス
タＩＯＡＲより出力されている内部アドレスデータをア
ドレス入力端子Ａから取り込み、双方向バッファＯＢＬ
及びＯＢＨに接続される周辺装置バス３１８上の信号線
上にデータ入出力端子Ｄから内部リードデータを出力す
る。
【０１６２】この内部リードデータは、双方向バッファ
ＯＢＬ及びＯＢＨを介してラッチＬにラッチされた後、
双方向バッファＩＢを介してＣＰＵバス３０２のデータ
バスに出力され、ＣＰＵ３１３によって処理される。他の態様 上述のＩ／Ｏコントローラの周辺装置に対するインタフ
ェースの第２の実施例では、Ｉ／Ｏコントローラ３１５
内のレジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群は周辺装
置３２４のアドレス入力端子Ａに接続されているが、周
辺装置３２４がチップセレクト信号ＣＳ１、ＣＳ２とリ
ード／ライト指定信号Ｒ／Ｗ以外の制御信号を必要とす
る場合には、上述の内部アドレスデータ用ビット群の一
部に接続される周辺装置バス３１８上の信号線群を、そ
の他の制御信号のために使用するようにしてもよい。
ＯＢＬ及びＯＢＨを介してラッチＬにラッチされた後、
双方向バッファＩＢを介してＣＰＵバス３０２のデータ
バスに出力され、ＣＰＵ３１３によって処理される。他の態様 上述のＩ／Ｏコントローラの周辺装置に対するインタフ
ェースの第２の実施例では、Ｉ／Ｏコントローラ３１５
内のレジスタＩＯＡＲの内部アドレスデータ用ビット群
に接続される周辺装置バス３１８上の信号線群は周辺装
置３２４のアドレス入力端子Ａに接続されているが、周
辺装置３２４がチップセレクト信号ＣＳ１、ＣＳ２とリ
ード／ライト指定信号Ｒ／Ｗ以外の制御信号を必要とす
る場合には、上述の内部アドレスデータ用ビット群の一
部に接続される周辺装置バス３１８上の信号線群を、そ
の他の制御信号のために使用するようにしてもよい。
【０１６３】また、上述の実施例では、制御データ用と
一部の内部アドレスデータ用に１つのレジスタＩＯＡＲ
が用意され、そのレジスタがレジスタ制御信号ＬIOARに
よって制御されるように構成されているが、制御データ
用のレジスタと内部アドレスデータ用のレジスタを別々
に設け、別々のレジスタ制御信号で制御するようにして
もよい。
一部の内部アドレスデータ用に１つのレジスタＩＯＡＲ
が用意され、そのレジスタがレジスタ制御信号ＬIOARに
よって制御されるように構成されているが、制御データ
用のレジスタと内部アドレスデータ用のレジスタを別々
に設け、別々のレジスタ制御信号で制御するようにして
もよい。
【０１６４】更に、上述の実施例では、周辺装置３２４
に供給されるチップセレクト信号ＣＳ１、ＣＳ２をネゲ
ート状態からアサート状態に変化し、その後、再びネゲ
ート状態に戻す処理は、ＣＰＵ３１３におけるソフトウ
エア処理によって行われているが、前述した図５の制御
回路５０３と同様の専用ハードウエア回路を設けること
により、周辺装置３２４へのアクセスを高速化すること
も可能である。
に供給されるチップセレクト信号ＣＳ１、ＣＳ２をネゲ
ート状態からアサート状態に変化し、その後、再びネゲ
ート状態に戻す処理は、ＣＰＵ３１３におけるソフトウ
エア処理によって行われているが、前述した図５の制御
回路５０３と同様の専用ハードウエア回路を設けること
により、周辺装置３２４へのアクセスを高速化すること
も可能である。
【０１６５】
【発明の効果】本発明によれば、ＣＰＵがアクセスする
周辺装置によって、周辺装置バス上のアドレスバス幅、
データバス幅などをダイナミックに変更することができ
るため、ピン数に制限がある１つの周辺装置制御ＩＣに
よって様々なバス幅を有する周辺装置が制御可能とな
る。
周辺装置によって、周辺装置バス上のアドレスバス幅、
データバス幅などをダイナミックに変更することができ
るため、ピン数に制限がある１つの周辺装置制御ＩＣに
よって様々なバス幅を有する周辺装置が制御可能とな
る。
【０１６６】また、周辺装置に供給する制御信号を、Ｃ
ＰＵにおけるソフトウエア処理により変化させること
で、周辺装置バスに接続される周辺装置が変更されて
も、ＣＰＵ側のソフトウエア処理によって柔軟に対処す
ることが可能となる。
ＰＵにおけるソフトウエア処理により変化させること
で、周辺装置バスに接続される周辺装置が変更されて
も、ＣＰＵ側のソフトウエア処理によって柔軟に対処す
ることが可能となる。
【０１６７】一方、周辺装置バスに接続される周辺装置
がある程度固定されている場合は、制御信号を変化させ
る専用のハードウエア回路を設けることにより、周辺装
置への高速なアクセスが可能となる。
がある程度固定されている場合は、制御信号を変化させ
る専用のハードウエア回路を設けることにより、周辺装
置への高速なアクセスが可能となる。
【図１】本発明のブロック図である。
【図２】本発明の実施例が適用されるネットワークの構
成図である。
成図である。
【図３】本発明の実施例におけるメッセージ通信装置の
構成図である。
構成図である。
【図４】メッセージ通信の説明図である。
【図５】Ｉ／Ｏコントローラの周辺装置に対するインタ
フェースの第１の実施例の構成図である。
フェースの第１の実施例の構成図である。
【図６】周辺装置バスの分割形態の説明図である。
【図７】Ｉ／Ｏコントローラの周辺装置に対するインタ
フェースの第２の実施例の構成図である。
フェースの第２の実施例の構成図である。
１０１ ホストプロセッサ １０２ ホストバス １０３ 周辺装置 １０４ 周辺装置バス １０５ ホストバス１０２のデータ信号線 １０６ 周辺装置バス１０４の信号線 １０７ バッファ手段 １０８ ホストバス１０２のアドレス信号線 １０９ 周辺装置入出力制御手段 １１０ 周辺装置アクセス装置
Claims (4)
- 【請求項１】 ホストプロセッサ（１０１）が接続され
るホストバス（１０２）に接続されると共に複数の周辺
装置（１０３）が接続される周辺装置バス（１０４）を
収容する周辺装置アクセス装置（１１０）において、 前記ホストバス（１０２）のデータ信号線（１０５）と
前記周辺装置バス（１０４）の各信号線（１０６）とを
結合するための該各信号線（１０６）毎に設けられる複
数のバッファ手段（１０７）と、 前記ホストバス（１０２）のアドレス信号線（１０８）
に接続され、前記ホストプロセッサ（１０１）によって
前記複数の周辺装置（１０３）のそれぞれがアクセスさ
れる場合に、前記ホストプロセッサ（１０１）から前記
ホストバス（１０２）のアドレス信号線（１０８）を介
して指定されるアドレスデータに基づいて、第１に、前
記アクセスされる周辺装置（１０３）の制御信号端子
（Ｃ）が接続されている前記周辺装置バス（１０４）の
信号線（１０６）に接続される前記バッファ手段（１０
７）を制御し、前記ホストプロセッサ（１０１）と前記
アクセスされる周辺装置（１０３）とに対して該バッフ
ァ手段（１０７）と前記ホストバス（１０２）のデータ
信号線（１０５）と前記周辺装置バス（１０４）の信号
線（１０６）とを介して制御信号を授受させ、第２に、
前記アクセスされる周辺装置（１０３）のアドレス信号
端子（Ａ）が接続されている前記周辺装置バス（１０
４）の信号線（１０６）に接続される前記バッファ手段
（１０７）を制御し、前記ホストプロセッサ（１０１）
に対して前記ホストバス（１０２）のデータ信号線（１
０５）から該バッファ手段（１０７）及び前記周辺装置
バス（１０４）の信号線（１０６）を介して前記アクセ
スされる周辺装置（１０３）のための内部アドレスデー
タを設定させ、第３に、前記アクセスされる周辺装置
（１０３）のデータ信号端子（Ｄ）が接続されている前
記周辺装置バス（１０４）の信号線（１０６）に接続さ
れる前記バッファ手段（１０７）を制御し、前記ホスト
プロセッサ（１０１）と前記アクセスされる周辺装置
（１０３）とに対して該バッファ手段（１０７）を用い
て前記ホストバス（１０２）のデータ信号線（１０５）
と前記周辺装置バス（１０４）の信号線（１０６）とを
介して内部アクセスデータを授受させる周辺装置入出力
制御手段（１０９）と、 を有することを特徴とする周辺装置アクセス装置。 - 【請求項２】 前記複数のバッファ手段は複数のグルー
プにグループ分けされ、 前記周辺装置入出力制御手段は、前記バッファ手段の前
記グループのそれぞれを、前記ホストプロセッサから前
記ホストバスのアドレス信号線を介して指定される該各
グループに対応するアドレスデータに基づいて一括して
制御する、 ことを特徴とする請求項１に記載の周辺装置アクセス装
置。 - 【請求項３】 前記ホストプロセッサは、前記ホストバ
スのアドレス信号線を介して前記周辺装置入出力制御手
段に対して、前記アクセスされる周辺装置の制御信号端
子が接続されている前記周辺装置バスの信号線に接続さ
れる前記バッファ手段に書込みを行うためのアドレスデ
ータを指定しながら、前記アクセスされる周辺装置に供
給するための時間的に順次変化する制御信号データを前
記ホストバスのデータ信号線を介して該バッファ手段に
順次書き込む、 ことを特徴とする請求項１又は２の何れか１項に記載の
周辺装置アクセス装置。 - 【請求項４】 前記ホストプロセッサが、前記ホストバ
スのアドレス信号線を介して前記周辺装置入出力制御手
段に対して、前記アクセスされる周辺装置の制御信号端
子が接続されている前記周辺装置バスの信号線に接続さ
れる前記バッファ手段に書込みを行うためのアドレスデ
ータを指定して、前記アクセスされる周辺装置に供給す
るための制御信号データを前記ホストバスのデータ信号
線を介して該バッファ手段に順次書き込んだ後、該バッ
ファ手段の制御信号データを時間的に順次変化させるこ
とにより前記アクセスされる周辺装置に供給するための
制御信号を生成する制御信号生成手段を更に有する、 ことを特徴とする請求項１又は２の何れか１項に記載の
周辺装置アクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16611692A JPH064464A (ja) | 1992-06-24 | 1992-06-24 | 周辺装置アクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16611692A JPH064464A (ja) | 1992-06-24 | 1992-06-24 | 周辺装置アクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064464A true JPH064464A (ja) | 1994-01-14 |
Family
ID=15825328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16611692A Withdrawn JPH064464A (ja) | 1992-06-24 | 1992-06-24 | 周辺装置アクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5601010A (en) * | 1994-04-20 | 1997-02-11 | Aisin Seiki Kabushiki Kaisha | Piston unit of an internal combustion engine |
-
1992
- 1992-06-24 JP JP16611692A patent/JPH064464A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5601010A (en) * | 1994-04-20 | 1997-02-11 | Aisin Seiki Kabushiki Kaisha | Piston unit of an internal combustion engine |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |