JPH02299082A - 可変長データを処理するプロセッサ - Google Patents

可変長データを処理するプロセッサ

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JPH02299082A
JPH02299082A JP1119909A JP11990989A JPH02299082A JP H02299082 A JPH02299082 A JP H02299082A JP 1119909 A JP1119909 A JP 1119909A JP 11990989 A JP11990989 A JP 11990989A JP H02299082 A JPH02299082 A JP H02299082A
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JP
Japan
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data
word
variable length
arithmetic
processor
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JP1119909A
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English (en)
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Satoshi Inano
聡 稲野
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、コンピュータグラフィックスや、各種シミュレ
ーションの結果を画像として表示する装置で扱う可変長
データを処理するプロセッサに関し、 該表示の為の各種画像処理を高速に行うことを目的とし
、 プロセッサに、種々の演算を行う演算部と、該演算に必
要なデータ語を一時記憶するレジスタ部と、該データ語
の中の任意の位置から、任意の長さの連続した可変長デ
ータを抽出する選択部と、上記演算部から出力された演
算結果を、データ語中の任意の位置に挿入するデータ出
力部とからなる演算機構を複数個設けると共に、該プロ
セッサが実行する命令中に、上記任意の長さの連続した
可変長データを抽出する制御フィールド■と、上記演算
結果をデータ語中の任意の位置に挿入する為の制御フィ
ールド■の組を、上記複数個の演算機構で並列演算を行
う並列度数に対応して備えて、演算処理に必要なデータ
をまとめて構成して、上記レジスタ部に一時格納し、上
記命令中の制mフィールド■の内容に基づいて、上記選
択部でレジスタ部のデータ語中の任意の可変長データを
取り出し、演算部での演算結果を、該命令中の制御フィ
ールド■の内容に基づいて、上記データ出力部で、該デ
ータ語中の特定の位置に挿入して、上記レジスタ部に書
き込むように構成する。
〔産業上の利用分野〕 本発明は、例えば、コンピュータグラフィックスや、各
種シミュレーションの結果を画像として表示する装置で
扱う可変長データを処理するプロセッサに関する。
最近の計算機技術の進歩に伴い、コンピュータグラフィ
ックスや、各種シミュレーションの結果を画像として表
示することが盛んに行われるようになり、該表示の為の
各種の画像処理を高速に行うことが求められている。
然し、現在、これらの画像処理は、例えば、専用のハー
ドウェアを固定的に設けて実行されることが多く、最近
のように、その表示の為の画像処理が複雑になってくる
と、該各種の処理を総て、高速に実行することが困難な
問題があり、表示の為の画像処理を、効果的に高速実行
することができるプロセッサが必要になってきた。
〔従来の技術と発明が解決しようとする課題]第3図は
従来の画像処理方式を説明する図であり、(a)は直列
構成の場合を示し、(b)は並列構成の場合を示してい
る。
(a)に示した構成例では、必要な画像処理に合わせて
、各種の演算ブロック(演算部(0〜n))10を、必
要な数だけ、直列に接続してパイプライン的に処理する
ものである。
本構成においては、特定の画像処理を大量に扱う問題に
対して高速に実行することができる利点がある反面、ハ
ードウェア構成が単一となることから、各種の画像処理
を効率よく実行することができないという問題があった
例えば、該直列の演算回路機構1で、各種の処理を行う
為に、ある画像処理を行った後、結果データに対して、
別の画像処理を行おうとすると、図示されていない演算
ブロック切り換え機構により、直列に接続される演算部
(0〜n)10の構成を変更する必要があるが、この場
合、前のパイプラインを構成している演算部(0〜n)
10中のデータを全部はきだしてから、該演算部(0〜
n) 10の切り換えを行い、前の処理結果を入力する
必要、す(ある。
又、今、構成した演算部(0〜n)10を、総てデータ
が通らないと、最終の演算結果が得られない為、演算の
為のオーバヘッドが大きくなり、結果として、各種の画
像処理を高速に実行できないという問題があった。
(b)図の並列構成は、各々、独立した演算部20と、
制御部21とを持つプロセッサ(1〜n) 2を通信機
構3により、並列に接続したものである。
本構成では、画像の最小単位、例えば、該画像を構成し
ている直線、三角形、四角形等に対する画像処理(例え
ば、その頂点座標データが持っている、色、輝度、方向
ベクトルを基に、該直線。
面上の画素の色、輝度を補間しながら、該直線。
面の表示画像を生成する処理)を、個々のプロセッサ(
1〜n) 2が担当し、それらの処理結果をフレームメ
モリ(FM) 4上で組み合わせて表示することで、高
速化と、処理の可変性を実現しようとしたものである。
然しなから、該画像の最少単位間で影響を伴う処理、例
えば、上記のある三角形に対する画像処理をしていると
きに、該三角形の画面を隠面する別の面、例えば、四角
形があったとすると、上記補間処理の途中で、該四角形
を担当しているプロセッサ(1=n)2から、通信機構
3を介して該隠面されている画素の色、輝度、方向ベク
トル、奥行き情報(Z値)を受信し、上記補間処理を行
う必要がある。
従って、該通信処理によにるオーバヘッドが増加すると
共に、上記通信機構3というハードウェアを必要とする
という問題があった。
これは、各プロセッサ2が当該画素を処理するのに必要
なデータを一括してもっていないことに起因するもので
ある。
本発明は上記従来の欠点に鑑み、例えば、コンピュータ
グラフィックスや、各種シミュレーションの結果を画像
として表示する画像処理を行うプロセッサ等において、
画素単位に、表示の為の画像処理に必要なデータをまと
めて持ち、必要に応じて、任意のデータを選択的に抽出
し処理することで、通信オーバヘッド等を少なくして、
表示の為の各種画像処理を高速に行うことができる可変
データを処理するプロセッサを提供することを目的とす
るものである。
〔課題を解決するための手段〕
第1図は本発明の原理構成図である。
上記の問題点は下記の如くに構成したプロセッサによっ
て解決される。
プロセッサに、種々の演算を行う演算部52と、該演算
に必要なデータ語を一時記憶するレジスタ部54と、 該データ語の中の任意の位置から、任意の長さの連続し
た可変長データを抽出する選択部51と、上記演算部5
2から出力された演算結果を、データ語中の任意の位置
に挿入するデータ出力部53とからなる演算機構5を複
数個設けると共に、該プロセッサが実行する命令中に、
上記任意の長さの連続した可変長データを抽出する制御
フィールド■と、上記演算結果をデータ語中の任意の位
置に挿入する為の制御フィールド■の組を、上記複数個
の演算機構5で並列演算を行う並列度数に対応して備え
て、 演算処理に必要なデータをまとめて構成して、上記レジ
スタ部54に一時格納し、 上記命令中の制御フィールド■の内容に基づいて、上記
選択部51でレジスタ部54のデータ語中の任意の可変
長データを取り出し、演算部52での演算結果を、該命
令中の制御フィールド■の内容に基づいて、上記データ
出力部54で、該データ語中の特定の位置に挿入して、
上記レジスタ部54に書き込むように構成する。
〔作用〕
即ち、本発明によれば、例えば、コンピュータグラフィ
ックや、各種シミュレーション結果の表示を行う為の画
像処理といった、各種画像を扱う処理においては、各画
素の持つ数値、例えば、色。
輝度、Z値、透過率、方向ベクトル等の複数個の値に対
して、同一の処理(例えば、前述の直線。
面を構成している画素に対する補間処理)を行う場合が
多いことに着目して、同一のデータ語の中に、それらの
データを纏めて表現しておき、該−語に纏められたデー
タの中から、各画像処理に必要なデータ、例えば、赤(
R)、緑(G)、青(8)と、その対応データ(補間値
)を抽出して、別々の演算機構に投入し、並列に処理さ
せ、それぞれの演算機構で処理された結果を、元のデー
タ語の定められた位置に挿入して、次の演算に備えるよ
うにする。
具体的には、レジスタ部にあるデータ語から、各演算機
構の選択部で、必要な部分(即ち、可変長データ)を取
り出して演算を行い、該演算機構での演算結果を、デー
タ出力部において、位置合わせをして合成し、レジスタ
部に出力して、次の演算に備えるようにする。
その為に、本発明においては、該複数個の演算機構を持
つプロセッサが実行する命令中に、該複数個の演算機構
で並列演算させる為に、それぞれの演算機構で必要とす
るデータを抽出する為の制御フィールド■、■の組を、
例えば、該演算機構の数、或いは、同時に並列実行させ
る並列度に合わせて設けるようにする。
従って、各演算機構では、演算に必要なデータが全て入
力されているので、上記補間処理において、隠面処理が
あったとしても、該隠面処理に必要なデータを、予め、
抽出して読み出していることから、演算機構間で通信を
行う必要がなく、高速に該補間処理を行うことができる
このように、本発明においては、例えば、画像処理に関
連する画像データの全てを同一語中にまとめて構成し、
どの画像処理も、同じデータ語から必要な可変長データ
(処理により、データ長は可変である)を抽出して処理
することができるので、種々の画像処理を、汎用性を持
たせて、且つ、高速に行うことができる効果がある。
〔実施例〕
以下本発明の実施例を図面によって詳述する。
前述の第1図は本発明の原理構成図であり、第2図は本
発明の一実施例を示した図であって、(a)は構成例を
示し、(b)は命令語のフォーマット例を示しており、
1つの命令語が指示する複数個の制御フィールド■の内
容に基づいて、選択部51でレジスタ部54から、各演
算機構5に該演算に必要なデータを選択して入力し、該
演算機構5で演算した結果を、データ出力部53で並べ
替えを行って、各演算機構5からの演算結果を合成して
、レジスタ部54に格納し、次の演算に備える手段が本
発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
以下、第1図を参照しながら、第2図によって、本発明
の可変長データを処理するプロセッサの構成と動作を説
明する。
説明の便宜上、データの区切りは固定とするが、動的に
変わってもよいことはいう迄もないことである。
本発明のプロセッサで実行される命令語のフォーマット
は、例えば、(b)図のようになっていて、レジスタ部
54から、上記固定的に区切りがあるデータ語の任意の
データを、選択部51で選択する為の制御フィールド■
と、演算結果を、該データ語の任意の位置に並べ変える
為の制御フィールド■を、複数個備えており、該制御フ
ィールド■によって指定されたデータが入力される演算
機構5も、予め、上記制御フィ−ルド■、■と1対1対
応で定められているものとする。
今、該レジスタ部54中の同一データ語中に、各画素の
パラメータ、例えば、前述の色(R,G、B)。
輝度、透過率、方向ベクトル等が纏めて入力されており
、該パラメータ色(1?、G、B)に対する補間を行う
、即ち、補間値ΔR1ΔG、ΔBを加算する処理を、3
個の演算機構5で並列に行う場合を考える。
この場合、該補間値ΔR9ΔG、ΔBも、1つ前の演算
で、上記レジスタ部54の別の領域に格納されているも
のとすると、(b)図に示した命令語の、例えば、第1
オペランドで、パラメータの色(R,G。
B)が選択され、第2オペランドで補間値ΔR1Δ°G
、ΔBが選択され、それぞれ、入力バスA、Bに、読み
出されるが、各演算に必要なデータ(R,G、13)。
及び、補間値ΔR1ΔG、ΔBは該データ語中の異なる
位置に存在するので、本発明の該命令語中の制御フィー
ルド■の内容に基づいて、複数個の各選択部(この選択
部は、例えば、「先頭位置」迄シフトするシフト機能と
、「長さ」で規定された以外のデータをマスクするマス
ク機能を備えた、公知のバレルシフタで構成されている
とする)51が、該制御フィールド■中の「先頭位置」
、「長さ」に従って、該入力パスA、B上のデータを、
上記データの区切りに従って、シフトマスクを行って、
必要なデータを抽出し、次の演算部52に送出する。
演算部52は、単位データ長分の各種演算(和。
差、積等)を行う機能を備えているので、該命令語の操
作部(OPC)が示す演算、上記の補間処理では加算を
行い、次のデータ出力部53に出力する。
該データ出力部53においては、各演算機構5からの出
力された演算結果を、上記命令語の制御フィールド■が
示す位置から、指定した長さの位1迄に、上記選択部5
1が備えているのと同じシフトマスク機能からなるバレ
ルシフタ機構ヲ用いて、データ語の元の位置に戻したも
のを合成した後、出力バスを介して、レジスタ部54に
書き込むことで、該3原色の補間処理を並列に実行する
ことができる。
上記の実施例は、1つの制御フィールド■で、例えば、
2つのオペランドデータから、演算に必要なデータを抽
出する例で説明したが、原理的には、各命令語に、各オ
ペランド毎の制御フィールド■を持つように構成しても
よいことはいう迄もないことである。
このように、本発明は、例えば、コンピュータグラフィ
ックスや、各種シミュレーションの結果を画像として表
示する装置で扱う可変長データを処理するプロセッサ等
において、該画像処理に必要な全てのデータを1語に纏
めて構成すると共に、複数個の演算機構と、該演算機構
で演算を行うのに必要な可変長データを選択し、演算結
果を並べ変える為の制御フィールド■、■を備えた命令
語を設けて、該1つの命令語が指示する複数個の制御フ
ィールド■の内容に基づいて、選択部でレジスタ部から
、各演算機構で演算を行うのに必要な可変長データを選
択的に抽出し、演算した結果を、該命令の制御フィール
ド■の内容に基づいて、デ〜り出力部で並べ替えを行う
と共に、各演算機構からの演算結果を合成してレジスタ
部に格納し、次の演算に備えるようにした所に特徴があ
る。
尚、上記の実施例は、例えば、コンピュータグラフィッ
クスや、各種シミュレーションの結果を画像として表示
する装置を例にしたが、これに、限定されるものではな
く、複数個の可変長データに基づいて、並列に処理を行
う、どのような処理装置にも適用できることはいう迄も
ないことである。
〔発明の効果〕
以上、詳細に説明したように、本発明の可変長データを
処理するプロセッサは、例えば、コンピュータグラフィ
ックスや、各種シミュレーションの結果を画像として表
示する装置で扱う可変長データを処理するプロセッサで
あって、該プロセッサに、種々の演算を行う演算部と、
該演算に必要なデータ語を一時記憶するレジスタ部と、
該データ語の中の任意の位置から、任意の長さの連続し
た可変長データを抽出する選択部と、上記演算部から出
力された演算結果を、データ語中の任意の位置に挿入す
るデータ出力部とからなる演算機構を複数個設けると共
に、該プロセッサが実行する命令中に、上記任意の長さ
の連続した可変長データを抽出する制御フィールド■と
、上記演算結果をデータ語中の任意の位置に挿入する為
の制御フィールド■の組を、上記複数個の演算機構で並
列演算を行う並列度数に対応して備えて、演算処理に必
要なデータをまとめて構成して、上記レジスタ部に一時
格納し、上記命令中の制御フィールド■の内容に基づい
て、上記選択部でレジスタ部のデータ語中の任意の可変
長データを取り出し、演算部での演算結果を、該命令中
の制御フィールド■の内容に基づいて、上記データ出力
部で、該データ語中の特定の位置に挿入して、上記レジ
スタ部に書き込むようにしたものであるので、例えば、
画像処理に関連する画像データを同一語で表し、どの画
像処理も、同じデータ語から必要な可変長データ (処
理により、データ長は可変である)を抽出して処理する
ことができるので、種々の画像処理を、汎用性を持たせ
て、且つ、高速に行うことができる効果がある。
【図面の簡単な説明】
第1図は本発明の原理構成図。 第2図は本発明の一実施例を示した図。 第3図は従来の画像処理方式を説明する図。 である。 図面において、 1は演算回路機構、  2はプロセッサ(1〜n)。 20は演算部、21は制御部。 3は通信機構、    4はフレームメモリ(FM)。 5は演算機構。 51は選択部(バレルシフタ)。 52は演算部、53はデータ出力部。 54はレジスタ部。 ■、■は命令語中の制御フィールド。 をそれぞれ示す。 第1図 入力      出力 (b) 本発明の一実施例を示した図 第 2 図 出力 (a) 第 3 図

Claims (1)

  1. 【特許請求の範囲】 プロセッサに、種々の演算を行う演算部(52)と、該
    演算に必要なデータ語を一時記憶するレジスタ部(54
    )と、 該データ語の中の任意の位置から、任意の長さの連続し
    た可変長データを抽出する選択部(51)と、上記演算
    部(52)から出力された演算結果を、データ語中の任
    意の位置に挿入するデータ出力部(53)とからなる演
    算機構(5)を複数個設けると共に、該プロセッサが実
    行する命令中に、上記任意の長さの連続した可変長デー
    タを抽出する制御フィールド([1])と、上記演算結
    果をデータ語中の任意の位置に挿入する為の制御フィー
    ルド([2])の組を、上記複数個の演算機構(5)で
    並列演算を行う並列度数に対応して備えて、 演算処理に必要なデータをまとめて構成して、上記レジ
    スタ部(54)に一時格納し、 上記命令中の制御フィールド([1])の内容に基づい
    て、上記選択部(51)でレジスタ部(54)のデータ
    語中の任意の可変長データを取り出し、演算部(52)
    での演算結果を、該命令中の制御フィールド([2])
    の内容に基づいて、上記データ出力部(53)で、該デ
    ータ語中の特定の位置に挿入して、上記レジスタ部(5
    4)に書き込むことを特徴とする可変長データを処理す
    るプロセッサ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165245A (ja) * 2009-01-16 2010-07-29 Fujitsu Ltd プロセッサ
JP2011134304A (ja) * 2009-12-22 2011-07-07 Intel Corp ビット範囲分離命令、方法、および装置
JP2014182800A (ja) * 2013-03-15 2014-09-29 Intel Corp データ要素内のビットをゼロ化するためのシステム、装置、および方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165245A (ja) * 2009-01-16 2010-07-29 Fujitsu Ltd プロセッサ
JP2011134304A (ja) * 2009-12-22 2011-07-07 Intel Corp ビット範囲分離命令、方法、および装置
JP2014081953A (ja) * 2009-12-22 2014-05-08 Intel Corp ビット範囲分離命令、方法、および装置
US9003170B2 (en) 2009-12-22 2015-04-07 Intel Corporation Bit range isolation instructions, methods, and apparatus
JP2016026365A (ja) * 2009-12-22 2016-02-12 インテル・コーポレーション プロセッサ、システムオンチップ(SoC)、ハンドヘルドデバイス、および装置
JP2018160288A (ja) * 2009-12-22 2018-10-11 インテル・コーポレーション プロセッサ、方法、プログラム、および機械可読記録媒体
US10372455B2 (en) 2009-12-22 2019-08-06 Intel Corporation Hand held device to perform a bit range isolation instruction
US10579379B2 (en) 2009-12-22 2020-03-03 Intel Corporation Processor to perform a bit range isolation instruction
US10579380B2 (en) 2009-12-22 2020-03-03 Intel Corporation System-on-chip (SoC) to perform a bit range isolation instruction
US10656947B2 (en) 2009-12-22 2020-05-19 Intel Corporation Processor to perform a bit range isolation instruction
JP2014182800A (ja) * 2013-03-15 2014-09-29 Intel Corp データ要素内のビットをゼロ化するためのシステム、装置、および方法

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