JPH02299337A - データ通信制御装置 - Google Patents
データ通信制御装置Info
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- JPH02299337A JPH02299337A JP1120151A JP12015189A JPH02299337A JP H02299337 A JPH02299337 A JP H02299337A JP 1120151 A JP1120151 A JP 1120151A JP 12015189 A JP12015189 A JP 12015189A JP H02299337 A JPH02299337 A JP H02299337A
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- Japan
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- port
- data communication
- microprocessor
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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- G—PHYSICS
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Computer And Data Communications (AREA)
- Bus Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は高速データ通信を可能にした不競合バス構成を
有するデータ通信制御装置に関するものである。
有するデータ通信制御装置に関するものである。
（従来の技術）
ネットワークバス（ＮＢ）からホスト処理装置のシステ
ムバス（Ｓ Ｂ）へデータを転送するデータ通信制御装
置は周知である。従来技術による該データ通信制御装置
の構成を第４図に示す。
ムバス（Ｓ Ｂ）へデータを転送するデータ通信制御装
置は周知である。従来技術による該データ通信制御装置
の構成を第４図に示す。
すなわち、第４図において、データ通信制御装置は、ネ
ットワークバスインタフェース（ＮＢＩ）１０、データ
転送を制御するマイクロプロセッサ２０、制御論理回路
部３０、転送データを保持する２ポートメモリ４０．２
ポートメモリのアクセスを行うための直接メモリアクセ
ス（ＤＭＡ）部５０、システムバスインタフェース（Ｓ
ＢＩ）６０、スイッチ７０で構成されている。なお、Ｎ
Ｂはネットワークバス、ＳＢはホスト処理装置のシステ
ムバスを示す。
ットワークバスインタフェース（ＮＢＩ）１０、データ
転送を制御するマイクロプロセッサ２０、制御論理回路
部３０、転送データを保持する２ポートメモリ４０．２
ポートメモリのアクセスを行うための直接メモリアクセ
ス（ＤＭＡ）部５０、システムバスインタフェース（Ｓ
ＢＩ）６０、スイッチ７０で構成されている。なお、Ｎ
Ｂはネットワークバス、ＳＢはホスト処理装置のシステ
ムバスを示す。
そして２ポートメモリ４０のポート１側とシステムバス
インタフェース６０のバッファ２とマイクロプロセッサ
２０との間がデータバスＢ３によって接続され、２ポー
トメモリ４０のポート２側とスイッチ７０との間はデー
タバスＢ４によって接続され、スイッチ７０とネットワ
ークバスインタフェース（ＮＢＩ）１０およびＤＭＡ部
５部上０間はデータバスＢ、、Ｂ２によって、それぞれ
接続されている。そして、制御論理回路１３０の制御の
もとてスイッチ７０が切り換わり、選択的にポート２側
に接続されるようになっている。
インタフェース６０のバッファ２とマイクロプロセッサ
２０との間がデータバスＢ３によって接続され、２ポー
トメモリ４０のポート２側とスイッチ７０との間はデー
タバスＢ４によって接続され、スイッチ７０とネットワ
ークバスインタフェース（ＮＢＩ）１０およびＤＭＡ部
５部上０間はデータバスＢ、、Ｂ２によって、それぞれ
接続されている。そして、制御論理回路１３０の制御の
もとてスイッチ７０が切り換わり、選択的にポート２側
に接続されるようになっている。
（発明が解決しようとする課題）
しかしながら、第４図に示した如き従来技術によるデー
タ通信制御装置においては、２ポートメモリ４０のポー
ト２側にはスイッチ７０が設けられていて、Ｍ御論理回
路３０の制御のもとてデータバスＢ１またはＢ２を切替
える構成になっているためにシステムバスＳＢと２ボ一
トメモリ４０間でのデータ転送を高速に行なうことがで
きなかった。
タ通信制御装置においては、２ポートメモリ４０のポー
ト２側にはスイッチ７０が設けられていて、Ｍ御論理回
路３０の制御のもとてデータバスＢ１またはＢ２を切替
える構成になっているためにシステムバスＳＢと２ボ一
トメモリ４０間でのデータ転送を高速に行なうことがで
きなかった。
また、Ｉ１０命令が格納されているシステムバスインタ
フェース（ＳＢＩ）６０のバッファ２側がマイクロプロ
セッサ２０および２ポートメモリ４０のポート１側の両
方にデータバスＢ３によって接続されているために、該
２ポートメモリ４０のポート１側、マイクロプロセッサ
２０．５ＢＩ６０との間で、該３者を結ぶデータバスＢ
３についての使用上の競合が生じ、マイクロプロセッサ
２０の動作が制限されてしまっていた。すなわち、高速
のデータ転送を行なう場合に、マイクロプロセッサ２０
をフルに利用することができなかった。
フェース（ＳＢＩ）６０のバッファ２側がマイクロプロ
セッサ２０および２ポートメモリ４０のポート１側の両
方にデータバスＢ３によって接続されているために、該
２ポートメモリ４０のポート１側、マイクロプロセッサ
２０．５ＢＩ６０との間で、該３者を結ぶデータバスＢ
３についての使用上の競合が生じ、マイクロプロセッサ
２０の動作が制限されてしまっていた。すなわち、高速
のデータ転送を行なう場合に、マイクロプロセッサ２０
をフルに利用することができなかった。
したがって、２ポートメモリ４０のポート２側がスイッ
チ７０を介してデータバスＢ、またはＢ２に切替えられ
るようなバス構成、および前記メモリ４０のポート１側
のデータバスＢ３において前述の如き使用上の競合が生
ずるバス構成を有する従来のデータ通信制御装置では、
高速のデータ転送、データ通信が行ない難かった。
チ７０を介してデータバスＢ、またはＢ２に切替えられ
るようなバス構成、および前記メモリ４０のポート１側
のデータバスＢ３において前述の如き使用上の競合が生
ずるバス構成を有する従来のデータ通信制御装置では、
高速のデータ転送、データ通信が行ない難かった。
本発明は上記の課題を解決して高速のデータ通信が行な
える不競合バス構成を有するデータ通信制御装置を提供
することを目的としている。
える不競合バス構成を有するデータ通信制御装置を提供
することを目的としている。
［発明の構成］
（課題を解決するための手段）
従って、本発明に従うデータ通信＠御装置においては、
従来技術において接続されていたスイッチを省略してＦ
ＩＦｏ／ＲＡＭ内２ポートメモリのポート１側のデータ
バスをネットワークバスインターフェース、ＤＭＡ部お
よびマイクロプロセッサに直接接続するバス構成にする
と共に、ＦＩＦｏ／ＲＡＭ内２ポートメモリのポート２
側のデータバスをＤＭＡ部に直接接続するバス構成にし
、システムバスインターフェースとマイクロプロセッサ
間を別のデータバスで結んで２ポートメモリのポート１
側で、バス使用上の競合が生じないようなバス構成にし
ている。
従来技術において接続されていたスイッチを省略してＦ
ＩＦｏ／ＲＡＭ内２ポートメモリのポート１側のデータ
バスをネットワークバスインターフェース、ＤＭＡ部お
よびマイクロプロセッサに直接接続するバス構成にする
と共に、ＦＩＦｏ／ＲＡＭ内２ポートメモリのポート２
側のデータバスをＤＭＡ部に直接接続するバス構成にし
、システムバスインターフェースとマイクロプロセッサ
間を別のデータバスで結んで２ポートメモリのポート１
側で、バス使用上の競合が生じないようなバス構成にし
ている。
（作用）
本発明によるデータ通信制御装置においては、従来のよ
うに２ポートメモリのポート２側でのスイッチによるデ
ータバスの切替えを行なう必要もなく、また、２ポート
メモリのポート１側でのデータバス使用上の競合が生じ
ないので、高速のデータ通信が可能となる。なお、本発
明においては、スイッチによるデータバスの切替えの必
要がないので、前記スイッチを制御する制御論理回路も
不要になる〇 （実施例） 第１図は、本発明に従うデータ通信制御装置の実施例を
示す。
うに２ポートメモリのポート２側でのスイッチによるデ
ータバスの切替えを行なう必要もなく、また、２ポート
メモリのポート１側でのデータバス使用上の競合が生じ
ないので、高速のデータ通信が可能となる。なお、本発
明においては、スイッチによるデータバスの切替えの必
要がないので、前記スイッチを制御する制御論理回路も
不要になる〇 （実施例） 第１図は、本発明に従うデータ通信制御装置の実施例を
示す。
同図において、上記システムは、ホスト処理装置１００
、第２図および第３図を参照して後に詳細に説明する本
発明に従うデータ通信制御装置２００、前記データ通信
制御装置を制御するためのファームウェアが搭載されて
いるＲＯＭ３００、データ通信のために用いられるフレ
ームが格納されているＲＡＭ４００を有している。なお
、ＮＢはネットワークバスであり、ＳＢはホスト処理装
置のシステムバスであって、該システムバスＳＢとネッ
トワークバスＮ８間で前記データ通信制御装置２００に
よりデータの転送制御が行なわれる。
、第２図および第３図を参照して後に詳細に説明する本
発明に従うデータ通信制御装置２００、前記データ通信
制御装置を制御するためのファームウェアが搭載されて
いるＲＯＭ３００、データ通信のために用いられるフレ
ームが格納されているＲＡＭ４００を有している。なお
、ＮＢはネットワークバスであり、ＳＢはホスト処理装
置のシステムバスであって、該システムバスＳＢとネッ
トワークバスＮ８間で前記データ通信制御装置２００に
よりデータの転送制御が行なわれる。
第２図は本発明に従うデータ通信制御装置の１つの実施
例を示す。このデータ通信制御装置は、上記ネットワー
クバスＮＢに接続されたネットワークバスインタフェー
ス（ＮＢＩ）１０−と、上記システバスＳＢに接続され
たシステムバスインタフェース（ＳＢ Ｉ）６０−と、
転送データを記憶するための２ポートメモリを含むＦＩ
ＦＯ／ＲＡＭ４０−と、上記２ポートメモリを含むＦＩ
Ｆｏ／ＲＡＭ４０−のアクセスを行うための直接メモリ
アクセス（ＤＭＡ）部５０′と、データの転送において
上記ネットワークバスインタフェース１０″、システム
バスインタフェース６０′。
例を示す。このデータ通信制御装置は、上記ネットワー
クバスＮＢに接続されたネットワークバスインタフェー
ス（ＮＢＩ）１０−と、上記システバスＳＢに接続され
たシステムバスインタフェース（ＳＢ Ｉ）６０−と、
転送データを記憶するための２ポートメモリを含むＦＩ
ＦＯ／ＲＡＭ４０−と、上記２ポートメモリを含むＦＩ
Ｆｏ／ＲＡＭ４０−のアクセスを行うための直接メモリ
アクセス（ＤＭＡ）部５０′と、データの転送において
上記ネットワークバスインタフェース１０″、システム
バスインタフェース６０′。
２ポートメモリを含むＦＩＦｏ／ＲＡＭ４０”。
および直接メモリアクセス部５０′を制御するマイクロ
プロセッサ２０′とを有している。
プロセッサ２０′とを有している。
本発明によるデータ通信制御装置の内部バスＢ寥〜Ｂ６
のうち、バスＢ！により２ポートメモリを含むＦＩＦｏ
／ＲＡＭ４０−のポート１側をＮＢ１１０＝、マイクロ
プロセッサ２０′、ＤＭＡ部５０゛へと結び、バスＢ２
により２ポートメモリを含むＦＩＦｏ／ＲＡＭ４０−の
ポート２側をＤＭＡ部５０′と結んでいる。そして、バ
スＢ３によってマイクロプロセッサ２０″を５ＢＩ６０
゛と結び、バスＢ４によってＤＭＡ部５０′と５ＢＩ６
０”とを結び、バスＢ５によりＮＢＩＩＯ−とＮＢとを
結ぶと共に、バスＢ８により５ＢＩ６０′とＳＢとを結
ぶ構成になっている。
のうち、バスＢ！により２ポートメモリを含むＦＩＦｏ
／ＲＡＭ４０−のポート１側をＮＢ１１０＝、マイクロ
プロセッサ２０′、ＤＭＡ部５０゛へと結び、バスＢ２
により２ポートメモリを含むＦＩＦｏ／ＲＡＭ４０−の
ポート２側をＤＭＡ部５０′と結んでいる。そして、バ
スＢ３によってマイクロプロセッサ２０″を５ＢＩ６０
゛と結び、バスＢ４によってＤＭＡ部５０′と５ＢＩ６
０”とを結び、バスＢ５によりＮＢＩＩＯ−とＮＢとを
結ぶと共に、バスＢ８により５ＢＩ６０′とＳＢとを結
ぶ構成になっている。
第２図に示すように上記実施例においては、何らのスイ
ッチ手段もなく、バスＢ、を介して２ポートメモリを含
むＦＩＦｏ／ＲＡＭ４０−とＮＢ１１０−との間、およ
びマイクロプロセッサ２０゛とＤＭＡ部５０′との間が
接続され、バスＢ２を介して前記ＦＩＦｏ／ＲＡＭ４０
−とＤＭＡ部５０′との間も独立して直接に接続されて
いるのでバスＢｔ＋８２を介してデータ転送は同時（並
列）に行ないうる。
ッチ手段もなく、バスＢ、を介して２ポートメモリを含
むＦＩＦｏ／ＲＡＭ４０−とＮＢ１１０−との間、およ
びマイクロプロセッサ２０゛とＤＭＡ部５０′との間が
接続され、バスＢ２を介して前記ＦＩＦｏ／ＲＡＭ４０
−とＤＭＡ部５０′との間も独立して直接に接続されて
いるのでバスＢｔ＋８２を介してデータ転送は同時（並
列）に行ないうる。
また、上記実施例においては、マイクロプロセッサ２０
′と５ＢＩ６０＝の間が第４図に示した従来例によるも
のと違って、１つのバスＢ３で独立して直接接続されて
いるので、従来例の如きホスト処理装置からの命令にお
ける競合は生じない。
′と５ＢＩ６０＝の間が第４図に示した従来例によるも
のと違って、１つのバスＢ３で独立して直接接続されて
いるので、従来例の如きホスト処理装置からの命令にお
ける競合は生じない。
なお、例えば、通信速度を４Ｍｂｐｓ、クロック周波数
を８ＭＨｚとし、１６ビツトマイクロプロセツサ２０”
、１６ビツトのバスＢ、を用いたシステム構成の場合に
、マイクロプロセッサ２０゛による内部バスＢ１の利用
率は、出願人のシミュレーションによれば約３０％程度
であるので、マイクロプロセッサ２０′をフルに運転し
たとしても処理能力に十分な余裕があることになる。し
たがって、マイクロプロセッサが前記フル運転になり、
ＤＭＡ部へのデータ転送が高速化しても競合は発生せず
、全体として高速のデータ通信が可能となる。
を８ＭＨｚとし、１６ビツトマイクロプロセツサ２０”
、１６ビツトのバスＢ、を用いたシステム構成の場合に
、マイクロプロセッサ２０゛による内部バスＢ１の利用
率は、出願人のシミュレーションによれば約３０％程度
であるので、マイクロプロセッサ２０′をフルに運転し
たとしても処理能力に十分な余裕があることになる。し
たがって、マイクロプロセッサが前記フル運転になり、
ＤＭＡ部へのデータ転送が高速化しても競合は発生せず
、全体として高速のデータ通信が可能となる。
第３図は本発明によるデータ通信制御装置の別の実施例
の構成を示す。
の構成を示す。
この実施例においては、第２図においてマイクロプロセ
ッサ２０″に接続されている内部バスＢ冨と８３を共通
化し、内部バスＢ、を介してマイクロプロセッサ２０″
と５ＢＩ６０＝とを結んだ構成となっている以外は第２
図のものと同じであるので、詳細な構成の説明は省略す
る。 なお、第３図に示す実施例の内部バス構成につい
ても第２図のものと同じ効果、すなわち高速化が実現で
きる。すなわち、第２図の実施例において、前記したシ
ステム条件のもとでシミュレーションした結果、ＮＢＩ
ＩＯ”と２ポートメモリを含むＦＩＦ５／ＲＡＭ４０″
間の内部バスＢ１の利用率は約１２．５％程度であり、
一方マイクロプロセッサ２０″の該バスＢ、の利用率は
既に述べたように約３０％程度なので、両者を合算して
も約４２．５％程度であることから、内部バスＢ３をＢ
。
ッサ２０″に接続されている内部バスＢ冨と８３を共通
化し、内部バスＢ、を介してマイクロプロセッサ２０″
と５ＢＩ６０＝とを結んだ構成となっている以外は第２
図のものと同じであるので、詳細な構成の説明は省略す
る。 なお、第３図に示す実施例の内部バス構成につい
ても第２図のものと同じ効果、すなわち高速化が実現で
きる。すなわち、第２図の実施例において、前記したシ
ステム条件のもとでシミュレーションした結果、ＮＢＩ
ＩＯ”と２ポートメモリを含むＦＩＦ５／ＲＡＭ４０″
間の内部バスＢ１の利用率は約１２．５％程度であり、
一方マイクロプロセッサ２０″の該バスＢ、の利用率は
既に述べたように約３０％程度なので、両者を合算して
も約４２．５％程度であることから、内部バスＢ３をＢ
。
に吸収して共通化しても図・２と同じ効果が得られる。
［発明の効果］
以上述べたように、本発明によるデータ通信制御装置の
実施例においては、従来の２ポートメモリのポート２側
のスイッチ手段を省略すると共に、そのポート１側を少
なくともマイクロプロセッサおよびＤＭＡ部に直接接続
することによって２ポートメモリのポート２側とシステ
ムバス間でのＤＭＡを介してのデータ転送を高速化しつ
る。
実施例においては、従来の２ポートメモリのポート２側
のスイッチ手段を省略すると共に、そのポート１側を少
なくともマイクロプロセッサおよびＤＭＡ部に直接接続
することによって２ポートメモリのポート２側とシステ
ムバス間でのＤＭＡを介してのデータ転送を高速化しつ
る。
更にマイクロプロセッサと２ポートメモリのポート１側
間における内部バス使用上の競合を生じない内部バス構
成としたので、マイクロプロセッサをフルに運転しつる
ので、一層、データ転送の高速化が実現できる。
間における内部バス使用上の競合を生じない内部バス構
成としたので、マイクロプロセッサをフルに運転しつる
ので、一層、データ転送の高速化が実現できる。
第１図は本発明に従うデータ通信制御装置の実施例の構
成図、 第２図は本発明に従うデータ通信制御装置の実施例の構
成図、 第３図は本発明に従うデータ通信制御装置の別の実施例
の構成図、 第４図は従来技術によるデータ通信制御装置の構成図で
ある。 １０−・・・ネットワークバスインタフェース（ＮＢＩ
） ２０゛・・・マイクロプロセッサ ４０−・・・２ポートメモリ（ＲＡＭ）を含むＦＩＦｏ
／ＲＡＭ ５０″・・・直接メモリアクセス（ＤＭＡ）６０″・・
・システムバスインタフェース（ＳＢＩ）ＮＢ・・・ネ
ットワークバス ＳＢ・−・システムバス ８１〜Ｂθ・・・内部バス
成図、 第２図は本発明に従うデータ通信制御装置の実施例の構
成図、 第３図は本発明に従うデータ通信制御装置の別の実施例
の構成図、 第４図は従来技術によるデータ通信制御装置の構成図で
ある。 １０−・・・ネットワークバスインタフェース（ＮＢＩ
） ２０゛・・・マイクロプロセッサ ４０−・・・２ポートメモリ（ＲＡＭ）を含むＦＩＦｏ
／ＲＡＭ ５０″・・・直接メモリアクセス（ＤＭＡ）６０″・・
・システムバスインタフェース（ＳＢＩ）ＮＢ・・・ネ
ットワークバス ＳＢ・−・システムバス ８１〜Ｂθ・・・内部バス
Claims (3)
- （１）ネットワークバスおよびシステムバス間でのデー
タ転送を制御するデータ通信制御装置において、上記ネ
ットワークバスに接続されたネットワークバスインタフ
ェースと、上記システムバスに接続されたシステムバス
インタフェースと、転送データを記憶するための２ポー
トメモリを含むＦＩＦ＠ｏ＠／ＲＡＭと、上記ＦＩＦ＠
ｏ＠／ＲＡＭ内２ポートメモリのアクセスを行うための
直接メモリアクセス部と、データの転送において上記ネ
ットワークバスインタフェース、システムバスインタフ
ェース、ＦＩＦ＠ｏ＠／ＲＡＭおよび直接メモリアクセ
ス部を制御するマイクロプロセッサと、上記ＦＩＦ＠ｏ
＠／ＲＡＭ内２ポートメモリのポート１側を、少なくと
も上記ネットワークバスインタフェース、マイクロプロ
セッサ、直接メモリアクセス部へ接続するための第１の
内部バスと、上記ＦＩＦ＠ｏ＠／ＲＡＭ内２ポートメモ
リのポート２側を、上記直接メモリアクセス部へ接続す
るための第２の内部バスと、上記マイクロプロセッサを
前記システムバスインタフェースへ接続するための第３
の内部バスと前記直接メモリアクセス部と上記システム
バスインタフェースをつなぐ第４の内部バスを具備する
ことを特徴とするデータ通信に適したバス構成。 - （２）前記第３の内部バスを前記第１の内部バスに総合
して共通化したことを特徴とする請求項（１）に記載の
データ通信に適したバス構成。 - （３）請求項（１）もしくは（２）のデータ通信に適し
たバス構成、メモリ、ホストプロセッサより構成される
データ通信用システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120151A JPH077955B2 (ja) | 1989-05-13 | 1989-05-13 | データ通信制御装置 |
| EP90108912A EP0398178B1 (en) | 1989-05-13 | 1990-05-11 | Data communication control device |
| KR1019900006710A KR920008452B1 (ko) | 1989-05-13 | 1990-05-11 | 데이터통신에 적합한 버스구성 |
| DE69029053T DE69029053T2 (de) | 1989-05-13 | 1990-05-11 | Datenübertragungssteuerungsvorrichtung |
| US08/013,212 US5586263A (en) | 1989-05-13 | 1993-02-01 | High speed data communication control device having an uncompetitive bus construction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120151A JPH077955B2 (ja) | 1989-05-13 | 1989-05-13 | データ通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299337A true JPH02299337A (ja) | 1990-12-11 |
| JPH077955B2 JPH077955B2 (ja) | 1995-01-30 |
Family
ID=14779225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120151A Expired - Fee Related JPH077955B2 (ja) | 1989-05-13 | 1989-05-13 | データ通信制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5586263A (ja) |
| EP (1) | EP0398178B1 (ja) |
| JP (1) | JPH077955B2 (ja) |
| KR (1) | KR920008452B1 (ja) |
| DE (1) | DE69029053T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353417A (en) * | 1991-05-28 | 1994-10-04 | International Business Machines Corp. | Personal computer with bus interface controller coupled directly with local processor and input/output data buses and for anticipating memory control changes on arbitration for bus access |
| SE468570B (sv) * | 1991-11-21 | 1993-02-08 | Icl Data Ab | Anordning foer oeverfoering av data mellan datasaendande och datamottagande enheter anslutna till en gemensam databuss. |
| US5781749A (en) * | 1991-12-19 | 1998-07-14 | Bull S.A. | Controller for multiple data transfer between a plurality of memories and a computer bus |
| FR2685512B1 (fr) * | 1991-12-19 | 1994-02-11 | Bull Sa | Controleur de transfert multiple de donnees entre une pluralite de memoires et un bus d'ordinateur. |
| US5664223A (en) * | 1994-04-05 | 1997-09-02 | International Business Machines Corporation | System for independently transferring data using two independently controlled DMA engines coupled between a FIFO buffer and two separate buses respectively |
| JP3531074B2 (ja) * | 1994-11-28 | 2004-05-24 | 富士通株式会社 | 記憶装置制御システム |
| FR2755523B1 (fr) * | 1996-11-05 | 1998-12-04 | Bull Sa | Circuit electrique pour echanger des donnees entre un microprocesseur et une memoire et calculateur comprenant un tel circuit |
| US6868082B1 (en) * | 1999-08-30 | 2005-03-15 | International Business Machines Corporation | Network processor interface for building scalable switching systems |
| FR2800952B1 (fr) * | 1999-11-09 | 2001-12-07 | Bull Sa | Architecture d'un circuit de chiffrement mettant en oeuvre differents types d'algorithmes de chiffrement simultanement sans perte de performance |
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