JPS60239146A - 周辺制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は共通の通信バスに主記憶装置および周辺制御装
置を持つシステムにおける周辺制御装置。

に係シ、特にデータ転送制御を行うことができる周辺制
御装置に関するものである。

〔従来技術〕

一本の共通の通信バスにＣＰＵ　、メモリを含め多数の
周辺装置を接続する形式のコンピュータシステムにおい
ては、システムの構成能力、自由度が大きくなるのに対
して共通の通信バスの転送能力の限界から種々のシステ
ム構成上の制限が生じる。

また、同一の周辺装置においても、その使用状況によシ
そのデータ転送の優先順位は変化する。

これは、例えば、システム立上げ時、ディスク装置よシ
ブログラムを読み出す場合力どけ高い優先順位でデータ
転送を行うことが必要であるが、ディスクの内容保全の
だめのセーブ動作などでは、システムの空いているとき
に行なえばよく、優先度は低い。

しかしながら、従来の周辺制御装置においては、共通の
通信バスに対する負荷を制御することができないため、
セーブ動作などでも共通の通信バスに対し通常と同一の
負荷で動作し、他の周辺装置のスループットを低下させ
るという欠点を有している。特に、このよう々ディスク
装置はシステムの中核となるため共通の通信バス上で最
高の優先順位におかれることが多い。乙の場合、前述の
ような現象がさらに顕著となる。

そして、一台の周辺制御装置でディスク装置と磁気テー
プ装置というように何種類かの周辺装置を制御するもの
では、従来では常に転送速度の一番速いものに合わせて
共通の通信バスに対する負荷を決定しなければならず、
これもスループットを低下させるという欠点があった。

〔発明の目的および構成〕

本発明は以上の点に鑑み、とのような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は共通の通信バスの利用効率を上ケ、ｔ；Ｉ’ｃ、シス
テムのスループットヲ上ケ、システム設計を容易にする
ことができる周辺制御装置を提供することにある。

このような目的を達成するため、本発明は周辺制御装置
内に内蔵されるファームウェア制御回路と、このファー
ムウェア制御回路によ多制御され共通の通信バスにバス
専有要求信号を出力する第１の論理回路と、上記ファー
ムウェア制御回路に接続され連続転送されるワード数を
制御する第２の論理回路と、上記通信バスに上記バス専
有要求信号が受付られた後上記通信バスを専有しデータ
転送を制御する第３の論理回路と、上記ファームウェア
制御回路により制御されかつ上記周辺制御装置に供給さ
れる上記ワード数を記憶する記憶回路とを備え、上記連
続転送されるワード数を変更し得るようにしたものであ
る。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明による周辺制御装置の一実施例を示すブ
ロック図で、共通の通信バスと周辺装置の間のデータ転
送を制御する場合の一例を示すものである。

図において、１は共通の通信バス、２はこの共通の通信
バス１に接続され情報の授受を行うバスドライバ／レシ
ーバ、３はこのバスドライバ／レシーバ２の出力と後述
するデバイスドライノ（／レシーバ６の出力を入力とす
るバスバッファ、４はとのバスバッファ３の出力を入力
とするラッチ回路で、このラッチ回路４の出力紘デバイ
スバッファ５に導かれると共に、バスドライバ／レシー
バ２に導入されるように構成されている。そして、デバ
イスドライバ／レシーバ６はデバイスバッファ５の出力
を入力とし出力を上記バスバッファ３に供給するように
構成され、このデバイスドライバ／レシーバ６は周辺装
置１３との間で情報の授受を行うように構成されている
。７はバスリクエスト・フリップフロップで１．このフ
リップフロップＴは後述するファームウェア制御回路１
１によ多制御され共通の通信バス１にバス専有要求信号
を出力する第１の論理回路を構成し、その出力は）（ス
ドライバ／レシーバ２を介して共通の通信バス１に接続
されている。８はこのバスリクエスト・７リツプ７０ツ
ブ７をセットするバス制御回路、９は制御ラッチ回路で
、この制御ラッチ回路９はファームウェア制御回路１１
に接続され連続転送されるワード数を制御する第２の論
理回路を構成している。１０はＤＭＡ　（Ｄｉｒｅｃｔ
　Ｍ＠ｍｏｒｙ　Ａｃｃｅｓｓ　）制御回路で、このＤ
ＭＡ制御回路１０は上記バスリクエストΦフリップフロ
ップＴから共通の通信バス１に送出されるバス専有要求
信号が受付られた後上記共通の通信バス１を専有しデー
タ転送を制御する第３の論理回路を構成している。１２
はメモリで、このメモリ１２はファームウェア制御回路
１１により制御され周辺制御装置に供給されるワード数
を記憶する記憶回路を構成している。

つぎにこの第１図に示す実施例の動作を説明する。

まず、この実施例の周辺制御装置は共通の通信バス１と
周辺装置１３との間のデータ転送を制御する。

そして、フナ−ムラエア制御回路１１によシ共通の通信
バス１から周辺装置１３へのデータ転送が起動されると
、このファームウェア制御回路１１はメモリ１２内の制
御エリアに格納されているバースト転送ワード数をＤＭ
Ａ制御回路１０に設定し、データ転送を開始する。

つぎに、このＤＭＡ制御回路１０ではラッチ回路４に入
力されたデータ数を管理している制御ラッチ回路９の出
力のうち設定されたバースト転送ワード数に等しい出力
をチェックすることによシラツチ回路４にバースト転送
ワード数に等しい空エリアがあれば、バス制御回路８を
介しパスリクエスト嗜フリップフロップ７をセットする
。そして、このバスリクエストが受付けられたなら、バ
ースト転送ワード数に等しいバーストバス転送をバス制
御回路８が行ない、共通の通信バス１からのデータハ、
バスドライバ／レシーバ２とバスバッファ３を介してラ
ッチ回路４に入力される。このラッチ回路４に入力され
たデータはデバイスバッファ５とデバイスドライバ／レ
シーバ６を介して周辺装置１３に出力される。

さらに、このラッチ回路４にまたバースト転送ワード数
に等しい空エリアができる毎に上記と同様にバーストバ
ス転送が起動され、順次データ転送終了までこの動作が
繰シ返される。

一方、ファームウェア制御回路１１によシ周辺装置１３
から共通の通信バス１へのデータ転送が起動されると、
このファームウェア制御回路１１はメモリ１２内の制御
エリアに格納されているバースト転送ワード数をＤＭＡ
制御回路１０に設定し、データ転送を開始する。

そして、このＤＭＡ制御回路１０では、制御ラッチ回路
９の出力のうち設定されたバースト転送ワード数に等し
い出力を選択し、この出力をチェックする。これによシ
、ラッチ回路４にバースト転送ワード数に等しいデータ
があれば、共通の通信バス１から周辺装置１３へのデー
タ転送と同様に順次バーストバス転送が行なわれる。す
なわち、周辺装置１３かものデータはデバイスドライバ
／レシーバローパスバッファ３−ラッチＤＯ路４−ハス
ドライバ／レシーバ２の経路を介して共通の通信バス１
に転送される。

第２図は第１図のラッチ回路と制御ラッチ回路に係る部
分を抽出してその詳細を示すブロック図、である。

この第２図で一点鎖線で囲んだ部分は第１図に示すラッ
チ回路および制御ラッチ回路にそれぞれ対応し、同一符
号のものは相当部分を示す。

４−１．４−２・・・・・・４−８はラッチ回路４に内
蔵されたデータラッチであｊ５．９−１．９−２・・・
・・・９−８は制御ラッチ回路９に内蔵されたコントロ
ールラッチである。そして、４−９はデータ入力、４−
１０はデータ出力を示し、９−２０はストローブ入力、
９−２１はアンロード入力、９−１０．９−１１・・・
・・・９−１７は制御出力を示す。ここで、との制御出
力９−１０〜９−１７は各データ２ツチ４−１〜４−８
のデータの有無を示している。

そして、このラッチ回路４と制御ラッチ回路９はＦＩＦ
Ｏ（Ｆｉｒ＠ｔ　−ＩＮ　、　Ｆｉｒｓｔ−ＯＵＴ）動
作を行うよう、に接続されておシ、データ人力４−９に
入力されたデータはストローブ入力９−２０のストロー
ブによシデータラツチ４−１〜４−８を順次伝達され、
データ出力４−１０に送出される。また、コントロール
ラッチ９−１〜９−８はこのときのデータラッチのデー
タの有無を保持する。

一方、・アンロード人力９−２１はデータのアンロード
のための入力で、とれにストローブを入力することによ
シ、データラッチ４−１〜４−８が順次シフトし、デー
タ出力４−１０に次のデータが出力される。

つぎに、制御出力８−１０〜９−１７の出力によシバ−
ストバス転送の起動を行なう手順を説明する。

先に説明した共通の通信バス１から周辺装置１３への転
送で、例えば、４バイトのバーストバス転送を行なう場
合とすると、制御出力９−１４を選択し、この出力がデ
ータラッチ４−４にデータが無いことを示しているとき
にのみ、第１図のバス制御回路８に４バイトのバースト
転送起動を行なうように指示すれば、常にデータラッチ
が４バイト空いた時点でデータ転送の起動を行なうこと
ができる。

また、周辺装置１３から共通の通信バス１への転送では
、例えば、６バイトのバーストバス転送を行々う場合と
すると、制御出力９−１５を選択し、この出力がデータ
２ツチ４−３にデータが有ることを示しているときにの
み第１図のバス制御回路８に６バイト転送起動を行なう
ように指示すれば、常にデータラッチに６バイトのデー
タが入力された時点でデータ転送の起動を行なうことが
できる。

かくして、一本の共通の通信バスに種々の転送スピード
の周辺装置１３が接続されるシステムでは、前述したよ
うに、周辺装置１３の転送速度。

転送形態力どによシ共通の通信バス１上の優先順位を決
定し、システムを構成しているが、同一の周辺装置でも
使用状況の変化によシ共通の通信バス１に対する負荷を
変化させることによシ共通の通信バス１の利用効率を向
上することができる。

また、同一の周辺制御装置に数種類の周辺装置が接続さ
れるものでは、動作している周辺装置毎に同様に共通の
通信バスへの負荷を変化させるととによシ効率のよいデ
ータ転送が可能となる。また、これらのことによシ、こ
のようなシステムのシステム設計が容易となシ、効率の
よいシステムを実現することができる。

〔発明の効果〕

以上説明したように、本発明によれば、共通の通信バス
−の利用効率を上げることができ、また、システムのス
ルーブツトを上げることができ、かつシステム設計を容
易にすることができるので、実用上の効果は極めて大で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるラッチ回路および制御ラッチ回路に係る
部分を抽出して示した詳細なブロック図である。 １・・・・共通な通信バス、７・・・・バスリクエスト
・フリップフロップ、（第１の論理回路）、９・・・・
制御ラッチ回路（第２の論理回路）、１０・・・・ＤＭ
Ａ制御回路（第３の論理回路）、１１・・・・ファーム
ウェア制御回路、１２・・・・メモリ、１３・・・・周
辺装置。 特許出願人　日本電気株式会社 代理人　山川政樹（はか２名）

Claims (1)

【特許請求の範囲】
1. 共通の通信バスに接続された主記憶装置および周辺制御
   装置をもつシステムにおいて、前記周辺制御装置内に内
   蔵されるファームウェア制御回路と、とのファームウェ
   ア制御回路によ多制御され前記通信バスにバス専有要求
   信号を出力する第１の論理回路と、前記ファームウェア
   制御回路に接続され連続転送されるワード数を制御する
   第２の論理回路と、前記通信バスに前記バス専有要求信
   号が受付られた後前記通信パスを専有しデータ転送を制
   御する第３の論理回路と、前記ファームウェア制御回路
   によ多制御されかつ前記周辺制御装置に供給される前記
   ワード数を記憶する記憶回路とを備え、前記連続転送さ
   れるワード数を変更し得るようにしたことを特徴とする
   周辺制御装置。