JPH0452948A - 入出力制御装置におけるデータ転送方式 - Google Patents
入出力制御装置におけるデータ転送方式Info
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- JPH0452948A JPH0452948A JP16240190A JP16240190A JPH0452948A JP H0452948 A JPH0452948 A JP H0452948A JP 16240190 A JP16240190 A JP 16240190A JP 16240190 A JP16240190 A JP 16240190A JP H0452948 A JPH0452948 A JP H0452948A
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- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- COCLLEMEIJQBAG-UHFFFAOYSA-N 8-methylnonyl 2-methylprop-2-enoate Chemical compound CC(C)CCCCCCCOC(=O)C(C)=C COCLLEMEIJQBAG-UHFFFAOYSA-N 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、入出力制御装置におけるデータ転送方式に関
し、 プロセッサの処理を妨げることなく、転送処理の遅れを
少なくすることを目的とし、 複数の入出力装置にそれぞれが接続される各入出力制御
回路と、主メモリおよび入出力装置間でデータをＤＭＡ
転送するための高速ＤＭＡバスと、転送状態を制御する
プロセッサとを備えた入出力制御装置に、バッファメモ
リと、各入出力制御回路および高速ＤＭＡバスが接続さ
れるバッファメモリ制御回路とを設け、両者を高速バッ
ファメモリ ＤＭＡバスを介して接続し、プロセッサは
バッファメモリ制御回路中のデータ転送路を、入出力装
置の一方と主メモリとの間で高速ＤＭＡバスによるデー
タ転送が行なわれているとき、他方の入出力装置のデー
タを主メモリに転送する要求があればそのデータをバッ
ファメモリに格納し、また前記データ転送の終了通知を
うけたとき、当該格納データを高速ＤＭＡバスを介して
主メモリに転送するように切替え制御する構成を有する
。
し、 プロセッサの処理を妨げることなく、転送処理の遅れを
少なくすることを目的とし、 複数の入出力装置にそれぞれが接続される各入出力制御
回路と、主メモリおよび入出力装置間でデータをＤＭＡ
転送するための高速ＤＭＡバスと、転送状態を制御する
プロセッサとを備えた入出力制御装置に、バッファメモ
リと、各入出力制御回路および高速ＤＭＡバスが接続さ
れるバッファメモリ制御回路とを設け、両者を高速バッ
ファメモリ ＤＭＡバスを介して接続し、プロセッサは
バッファメモリ制御回路中のデータ転送路を、入出力装
置の一方と主メモリとの間で高速ＤＭＡバスによるデー
タ転送が行なわれているとき、他方の入出力装置のデー
タを主メモリに転送する要求があればそのデータをバッ
ファメモリに格納し、また前記データ転送の終了通知を
うけたとき、当該格納データを高速ＤＭＡバスを介して
主メモリに転送するように切替え制御する構成を有する
。
本発明は、入出力装置とのデータ転送ポートが２系統あ
る入出力制御装置における、当該入出力装置と主メモリ
との間の高速ＤＭＡバスを用いたデータ転送方式に関す
る。
る入出力制御装置における、当該入出力装置と主メモリ
との間の高速ＤＭＡバスを用いたデータ転送方式に関す
る。
入出力装置とのデータ転送ポートが２系統ある入出力制
御装置における、従来のデータ転送方式は第５図のよう
になっている。
御装置における、従来のデータ転送方式は第５図のよう
になっている。
第５図において、第１の入出力装置５１．第２の入出力
装置５２は、それぞれ入出力制御装置５０．システムバ
ス６６を介して主メモリ６４との間でデータをＤＭＡ転
送している。
装置５２は、それぞれ入出力制御装置５０．システムバ
ス６６を介して主メモリ６４との間でデータをＤＭＡ転
送している。
ここで、入出力制御装置５０は、第１の入出力装置５１
および第２の入出力装置５２からのデータを主メモリ６
４へ同時に転送しており、そのための高速ＤＭＡバス６
２と低速ＤＭＡバス６３とを備え、以下に示すような経
路 ■′第１の入出力装置５１と主メモリ６４との間のデー
タ転送（第１の接続系統） 第１の入出力装置５１−第１の入出力制御回路５６−高
ｌＤＭＡバス６２−システムバステータ制御回路５５−
システムバス６６−主メモリ６４■′第２の入出力装置
５２と主メモリ６４との間のデータ転送（第２の接続系
統） 第２の入出力装置５２−第２の入出力制御回路５７−バ
ッファ制御回路５８−データバッファ５９−（格納した
データが規定量に達してから）バッファ制御回路５８−
低速ＤＭＡバス６３−内部データバス６０−システムバ
スデータ制御回路５５−システムバス６６−主メモリ６
４ で各入出力装置のデータをＤＭＡ転送している。
および第２の入出力装置５２からのデータを主メモリ６
４へ同時に転送しており、そのための高速ＤＭＡバス６
２と低速ＤＭＡバス６３とを備え、以下に示すような経
路 ■′第１の入出力装置５１と主メモリ６４との間のデー
タ転送（第１の接続系統） 第１の入出力装置５１−第１の入出力制御回路５６−高
ｌＤＭＡバス６２−システムバステータ制御回路５５−
システムバス６６−主メモリ６４■′第２の入出力装置
５２と主メモリ６４との間のデータ転送（第２の接続系
統） 第２の入出力装置５２−第２の入出力制御回路５７−バ
ッファ制御回路５８−データバッファ５９−（格納した
データが規定量に達してから）バッファ制御回路５８−
低速ＤＭＡバス６３−内部データバス６０−システムバ
スデータ制御回路５５−システムバス６６−主メモリ６
４ で各入出力装置のデータをＤＭＡ転送している。
なお、入出力制御装置５０の各入出力制御回路５６゜５
７やメモリ等はメインプロセッサ５３によって制御され
ており、また内部アドレスバス６１とシステムバス６６
とは共にシステムバス制御回路５４に接続されている。
７やメモリ等はメインプロセッサ５３によって制御され
ており、また内部アドレスバス６１とシステムバス６６
とは共にシステムバス制御回路５４に接続されている。
以上のように、従来の入出力装置とのデータ転送ポート
が２系統ある入出力制御装置におけるＤＭＡ転送方式で
は、第２の接続系統におけるデータ転送の際、内部デー
タバス６０を使用している。
が２系統ある入出力制御装置におけるＤＭＡ転送方式で
は、第２の接続系統におけるデータ転送の際、内部デー
タバス６０を使用している。
そのため、もともと低速ＤＭＡバス６３を用いているこ
のＤＭＡ転送は、メインプロセッサ５３０行なう処理を
妨げないように一定周期間隔で実行されることになり、
この接続系統におけるＤＭＡ転送の処理が遅れてしまい
、システム全体の性能が当該接続系統での処理時間で制
約されるという問題があった。
のＤＭＡ転送は、メインプロセッサ５３０行なう処理を
妨げないように一定周期間隔で実行されることになり、
この接続系統におけるＤＭＡ転送の処理が遅れてしまい
、システム全体の性能が当該接続系統での処理時間で制
約されるという問題があった。
そこで、本発明では、大容量のバッファメモリと、各入
出力制御回路および高速ＤＭＡバスを接続したバッファ
メモリ制御回路とを入出力制御装置に設け、両者を高速
バッファメモＵ Ｄ Ｍ Ａバスで接続するとともに、
メインプロセッサが当該バッファメモリ制御回路を、一
方の入出力装置が高速ＤＭＡバスを使用して主メモリと
の間でデータをＤＭＡ転送しているとき、他方の入出力
装置からのデータを主メモリに転送する要求があればそ
のデータを高速バッファメモ！７ＤＭＡバスを介してバ
ッファメモリに格納し、また前記ＤＭＡ転送の終了通知
を一方の入出力制御装置から受けたとき、バッファメモ
リに格納されたデータを高速ＤＭＡバスを介して主メモ
リに転送するように制御し、各入出力装置と主メモリど
の間のＤＭＡ転送を内部データバスを使用することなし
に、高速ＤＭＡバスを用いて行ない、プロセッサの処理
を妨げることなく、転送処理の遅れを少なくすることを
目的とする。
出力制御回路および高速ＤＭＡバスを接続したバッファ
メモリ制御回路とを入出力制御装置に設け、両者を高速
バッファメモＵ Ｄ Ｍ Ａバスで接続するとともに、
メインプロセッサが当該バッファメモリ制御回路を、一
方の入出力装置が高速ＤＭＡバスを使用して主メモリと
の間でデータをＤＭＡ転送しているとき、他方の入出力
装置からのデータを主メモリに転送する要求があればそ
のデータを高速バッファメモ！７ＤＭＡバスを介してバ
ッファメモリに格納し、また前記ＤＭＡ転送の終了通知
を一方の入出力制御装置から受けたとき、バッファメモ
リに格納されたデータを高速ＤＭＡバスを介して主メモ
リに転送するように制御し、各入出力装置と主メモリど
の間のＤＭＡ転送を内部データバスを使用することなし
に、高速ＤＭＡバスを用いて行ない、プロセッサの処理
を妨げることなく、転送処理の遅れを少なくすることを
目的とする。
第１図は本発明の原理説明図である。
第１図において、
１は、入出力制御装置であり、第１の入出力装置９、第
２の入出力装置１０およびシステムバス１３カ接続され
ている。
２の入出力装置１０およびシステムバス１３カ接続され
ている。
２は、メインプロセッサであり、バッファメモリ制御回
路４等を制御している。
路４等を制御している。
３は、大容量のバッファメモリであり、一方の入出力装
置と主メモリ１２との間で高速ＤＭＡバス８を用いたデ
ータ転送をしているとき、他方の入出力装置から主メモ
リ１２へのデータの転送要求があればそのデータを格納
し、また主メモリ１２からのデータバッファとしても用
いられ、例えばビデオ信号用の大容量ＤＲＡＭが用いら
れている。
置と主メモリ１２との間で高速ＤＭＡバス８を用いたデ
ータ転送をしているとき、他方の入出力装置から主メモ
リ１２へのデータの転送要求があればそのデータを格納
し、また主メモリ１２からのデータバッファとしても用
いられ、例えばビデオ信号用の大容量ＤＲＡＭが用いら
れている。
４は、バッファメモリ制御回路であり、メインプロセッ
サ２からのコマンドを受け、当該バッファメモリ制御回
路中における、高速バッファメモリＤＭＡバス７、高速
ＤＭＡバス８および入出力制御回路５．６間のデータ転
送路の切替え制御を行ない、またバッファメモリ３のア
ドレスの選択制御を行なっている。
サ２からのコマンドを受け、当該バッファメモリ制御回
路中における、高速バッファメモリＤＭＡバス７、高速
ＤＭＡバス８および入出力制御回路５．６間のデータ転
送路の切替え制御を行ない、またバッファメモリ３のア
ドレスの選択制御を行なっている。
５は、第１の入出力制御回路であり、第１の入出力装置
９の入出力処理を制御している。
９の入出力処理を制御している。
６は、第２の入出力制御回路であり、第２の入出力装置
１０の入出力処理を制御している。
１０の入出力処理を制御している。
７は、高速バッファメモ！Ｉ ＤＭＡバスであり、大容
量のバッファメモリ３とバッファメモリ制御回路４とを
接続している。
量のバッファメモリ３とバッファメモリ制御回路４とを
接続している。
８は、高速ＤＭＡバスであり、システムバス１３とバッ
ファメモリ制御回路４とを接続している。
ファメモリ制御回路４とを接続している。
９は第１の入出力装置、ｌＯは第２の入出力装置である
。
。
ｌｌは、ＣＰＵであり、システムバス１３を介して入出
力制御装置１に入出力指令を送っている。
力制御装置１に入出力指令を送っている。
１２は、主メモリであり、システムバス１３を介して入
出力制御装置１とＣＰ Ｕ １１に接続されている。
出力制御装置１とＣＰ Ｕ １１に接続されている。
１３は、システムバスであり、ＣＰＵＩＩ、主メモリ１
２及び入出力制御装置１が接続されている。
２及び入出力制御装置１が接続されている。
ここで、ＣＰＵＩＩからの入出力指令により、入出力制
御装置１が第１．第２の入出力装置９，１０と主メモリ
１２との間でデータ転送を同時にする旨の要求があった
とき、メインプロセッサ２はバッファメモリ制御回路４
に対し、例えば高速ＤＭＡバス８と第１の入出力制御回
路５とを接続し、また当該高速ＤＭＡバス８が使用中で
あることを確認して高速バッファメモ！ｌ ＤＭＡバス
７と第２の入出力制御回路６とを接続する旨の指令を出
す。
御装置１が第１．第２の入出力装置９，１０と主メモリ
１２との間でデータ転送を同時にする旨の要求があった
とき、メインプロセッサ２はバッファメモリ制御回路４
に対し、例えば高速ＤＭＡバス８と第１の入出力制御回
路５とを接続し、また当該高速ＤＭＡバス８が使用中で
あることを確認して高速バッファメモ！ｌ ＤＭＡバス
７と第２の入出力制御回路６とを接続する旨の指令を出
す。
その結果、第１の入出力装置９と主メモリ１２との間で
は高速ＤＭＡバス８によるデータのＤＭＡ転送が行なわ
れ、また第２の入出力装置からのデータは高速バッファ
メモ！ｌＤＭＡバス７を介して大容量のバッファメモリ
３に格納される。そして、高速ＤＭＡバス８による前記
ＤＭＡ転送が終了すると、第１の入出力制御回路５はメ
インブロセッサ２に対してｒＤＭＡ転送の終了」を割り
込み通知する。この通知を受けたメインプロセッサ２は
バッファメモリ制御回路４に対して高速ＤＭＡバス８が
未使用状態であることの確認およびデータ転送路の切替
えを指示し、高速ＤＭＡバス８が未使用であるときは、
バッファメモリ３に格納されているデータを高速バッフ
ァメモリＤＭＡバス？及び高速ＤＭＡバス８を介して主
メモリ１２に伝送するようにバッファメモリ制御回路４
中のデータ転送路を切り換える。
は高速ＤＭＡバス８によるデータのＤＭＡ転送が行なわ
れ、また第２の入出力装置からのデータは高速バッファ
メモ！ｌＤＭＡバス７を介して大容量のバッファメモリ
３に格納される。そして、高速ＤＭＡバス８による前記
ＤＭＡ転送が終了すると、第１の入出力制御回路５はメ
インブロセッサ２に対してｒＤＭＡ転送の終了」を割り
込み通知する。この通知を受けたメインプロセッサ２は
バッファメモリ制御回路４に対して高速ＤＭＡバス８が
未使用状態であることの確認およびデータ転送路の切替
えを指示し、高速ＤＭＡバス８が未使用であるときは、
バッファメモリ３に格納されているデータを高速バッフ
ァメモリＤＭＡバス？及び高速ＤＭＡバス８を介して主
メモリ１２に伝送するようにバッファメモリ制御回路４
中のデータ転送路を切り換える。
本発明における第１．第２の入出力装置９．１０と主メ
モリ１２との間のＤＭＡ転送の処理手順は第２図のよう
になっている。
モリ１２との間のＤＭＡ転送の処理手順は第２図のよう
になっている。
すなわち、
■ メインプロセッサ２は、入出力装置９．１０と主メ
モリ１２との間でＤＭＡ転送要求が出されているかどう
かを判断し、ｒ ＹＢＳＪの場合はステップ■に進み、
「ＮＯ」の場合はこの判断を繰り返す。
モリ１２との間でＤＭＡ転送要求が出されているかどう
かを判断し、ｒ ＹＢＳＪの場合はステップ■に進み、
「ＮＯ」の場合はこの判断を繰り返す。
■ 高速ＤＭＡバス８の使用状態を示すフラグがビイシ
イの状態になっているかどうかを確認し、ｒ ＹＥＳＪ
の場合はステップ■に進み、「ＮＯ」の場合はステップ
■に進む。
イの状態になっているかどうかを確認し、ｒ ＹＥＳＪ
の場合はステップ■に進み、「ＮＯ」の場合はステップ
■に進む。
（高速ＤＭＡバス８に接続されていない）入出力装置の
データを高速バッファメモリＤＭＡバス７を介してバッ
ファメモリ３に格納して次のステップに進む。
データを高速バッファメモリＤＭＡバス７を介してバッ
ファメモリ３に格納して次のステップに進む。
■ 高速ＤＭＡバス８を介して主メモリ１２との間でＤ
ＭＡ転送を行なっている入出力装置の入出力制御回路か
らのｒＤＭＡ転送の終了」の割り込み通知があったかど
うかを判断し、ｒＹＩＥｓ」の場合は次のステップに進
み、「ＮＯ」の場合はこの判断を繰り返す。なお、前記
の割り込み通知に代えて高速ＤＭＡバス８の使用状態を
示すフラグがビイシイの状態になっているかどうかを確
認してもよい。
ＭＡ転送を行なっている入出力装置の入出力制御回路か
らのｒＤＭＡ転送の終了」の割り込み通知があったかど
うかを判断し、ｒＹＩＥｓ」の場合は次のステップに進
み、「ＮＯ」の場合はこの判断を繰り返す。なお、前記
の割り込み通知に代えて高速ＤＭＡバス８の使用状態を
示すフラグがビイシイの状態になっているかどうかを確
認してもよい。
■ バッファメモリ制御回路４中のデータ転送路を、バ
ッファメモリ３−高速バッファメモリＤ■ ＭＡバス７−高速ＤＭＡバス８と接続されるように切り
換えてステップ■に進む。
ッファメモリ３−高速バッファメモリＤ■ ＭＡバス７−高速ＤＭＡバス８と接続されるように切り
換えてステップ■に進む。
■ バッファメモリ制御回路４中のデータ転送路を、高
速ＤＭＡバス８−（これからＤＭＡ転送しようとする）
入出力制御回路と接続されるように切り換えて次のステ
ップに進む。
速ＤＭＡバス８−（これからＤＭＡ転送しようとする）
入出力制御回路と接続されるように切り換えて次のステ
ップに進む。
■ 主メモリ１２との間で、高速ＤＭＡバス８によるデ
ータのＤＭＡ転送を行なう。
ータのＤＭＡ転送を行なう。
のようになっている。
なお、以上のデータ転送処理は、入出力装置９゜１０か
ら主メモリ１２に対してのＤＭＡ転送の場合だけではな
く、主メモリ１２から一方の入出力装置へのＤＭＡ転送
と、他方の入出力装置から主メモリ１２へのＤＭＡ転送
とを同時に行なう場合にも用いることが、できる。
ら主メモリ１２に対してのＤＭＡ転送の場合だけではな
く、主メモリ１２から一方の入出力装置へのＤＭＡ転送
と、他方の入出力装置から主メモリ１２へのＤＭＡ転送
とを同時に行なう場合にも用いることが、できる。
第３図〜第４図を参照して本発明の詳細な説明する。
第３図は入出力制御装置の実施例を示す説明図であり、
第１の入出力装置５１．第２の入出力装置５２は、それ
ぞれ入出力制御装置３０．システムバス６６を介して主
メモリ６４との間でデータのＤＭＡ転送を行なっている
。
第１の入出力装置５１．第２の入出力装置５２は、それ
ぞれ入出力制御装置３０．システムバス６６を介して主
メモリ６４との間でデータのＤＭＡ転送を行なっている
。
そして、第５図で示される従来の入出力制御装置５０と
は、 ・大容量のバッファメモリ３１と、各入出力制御回路３
６．３７ ＃よび高速ＤＭＡバス６２が接続されるバッ
ファメモリ制御回路３２とを設け、両者を高速バッファ
メモリＤＭＡバス３３で接続していること ・バッファメモリ制御回路３２において、各入出力制御
回路３６．３７と各バス（高速バッファメモリＤＭＡバ
ス３３．高速ＤＭＡバス６２．低速ＤＭＡバス６３）と
の接続状態を切り換えること・高速ＤＭＡバス６２の使
用状態を示すフラグを設け、例えば各入出力装置５１．
５２と主メモリ６４との間で同時期にＤＭＡ転送しよう
とする場合に、一方の入出力装置が高速ＤＭＡバス６２
を先に使用して当該フラグがビイシイ状態を示している
とき、バッファメモリ制御回路３２は高速バッファメモ
ＩＩＪ ＤＭＡバス３３が未使用状態であることを確認
して他方の入出力装置の転送データをいったんバッファ
メモリ３１に格納し、一方の入出力装置の高速ＤＭＡバ
ス６２の使用が終りしだい、格納されていたデータをバ
ッファメモリ３１から高速バッファメモリＤＭＡバス３
３．高速ＤＭＡバス６２を経由させて主メモリ６４にＤ
ＭＡ転送すること 等の点で相違している。
は、 ・大容量のバッファメモリ３１と、各入出力制御回路３
６．３７ ＃よび高速ＤＭＡバス６２が接続されるバッ
ファメモリ制御回路３２とを設け、両者を高速バッファ
メモリＤＭＡバス３３で接続していること ・バッファメモリ制御回路３２において、各入出力制御
回路３６．３７と各バス（高速バッファメモリＤＭＡバ
ス３３．高速ＤＭＡバス６２．低速ＤＭＡバス６３）と
の接続状態を切り換えること・高速ＤＭＡバス６２の使
用状態を示すフラグを設け、例えば各入出力装置５１．
５２と主メモリ６４との間で同時期にＤＭＡ転送しよう
とする場合に、一方の入出力装置が高速ＤＭＡバス６２
を先に使用して当該フラグがビイシイ状態を示している
とき、バッファメモリ制御回路３２は高速バッファメモ
ＩＩＪ ＤＭＡバス３３が未使用状態であることを確認
して他方の入出力装置の転送データをいったんバッファ
メモリ３１に格納し、一方の入出力装置の高速ＤＭＡバ
ス６２の使用が終りしだい、格納されていたデータをバ
ッファメモリ３１から高速バッファメモリＤＭＡバス３
３．高速ＤＭＡバス６２を経由させて主メモリ６４にＤ
ＭＡ転送すること 等の点で相違している。
したがって、本発明の入出力制御装置３０においては、
従来の ■′入出力制御回路３６．３７−高速ＤＭＡバス６２−
システムバスデータ制御回路５５−システムバス６６−
主メモリ６４ ■′入出力制御回路３６．３７−パツフアメモリ３１−
低速ＤＭＡバス６３−内部データバス６〇−低速ＤＭＡ
バス６３−システムバスデータ制御回路５５−システム
バス６６−主メモリ６４ の系統に加えて、 ■′入出力制御回路３６．３７−パツフアメモリ３１−
高速バッファメモリＤＭＡバス３３−高速ＤＭＡバス６
２−システムバスデータ制御回路５５−システムバス６
６−主メモリ６４ のデータ転送路が形成されることになる。なお、３４は
バッファメモリ３１へのアドレスバスである。
従来の ■′入出力制御回路３６．３７−高速ＤＭＡバス６２−
システムバスデータ制御回路５５−システムバス６６−
主メモリ６４ ■′入出力制御回路３６．３７−パツフアメモリ３１−
低速ＤＭＡバス６３−内部データバス６〇−低速ＤＭＡ
バス６３−システムバスデータ制御回路５５−システム
バス６６−主メモリ６４ の系統に加えて、 ■′入出力制御回路３６．３７−パツフアメモリ３１−
高速バッファメモリＤＭＡバス３３−高速ＤＭＡバス６
２−システムバスデータ制御回路５５−システムバス６
６−主メモリ６４ のデータ転送路が形成されることになる。なお、３４は
バッファメモリ３１へのアドレスバスである。
第４図は、バッファメモリ制御回路３２の実施例を示す
説明図である。
説明図である。
ここで、バッファメモリ３１と第１の入出力制御回路３
６．第２の入出力制御回路３７のそれぞれとを接続する
データ転送路にはトランシーバ４１．４２が設けてあり
、システムバスデータ制御回路５５と第１の入出力制御
回路３６．第２の入出力制御回路３７のそれぞれとを接
続するデータ転送路にはトランシーバ４３．４４が設け
てあり、またバッファメモリ３１とシステムバスデータ
制御回路５５とを接続するデータ転送路にはトランシー
バ４５が設けである１゜そして、トランシーバ４１〜４
５のそれぞれは、オン・オフをＢＣＲ（バスコントロー
ルレジスタ）４６で制御され、データ転送の方向をＢ
ＣＲ４７で制御されている。また、高速ＤＭＡバス６２
．低速ＤＭＡバス６３． 高ｉバッファメモリＤＭＡバ
ス３３ノ各バスの使用状態を反映させるためのＢＳＲ（
バスステータスレジスタ）４８が設けられている。以上
の各レジスタは、例えば８ビツトで構成され、初期状態
時、全ビットとも「０」に設定され、イネーブル制御対
象のトランシーバや使用されているバスに対応するビッ
トは「】」に設定されている。
６．第２の入出力制御回路３７のそれぞれとを接続する
データ転送路にはトランシーバ４１．４２が設けてあり
、システムバスデータ制御回路５５と第１の入出力制御
回路３６．第２の入出力制御回路３７のそれぞれとを接
続するデータ転送路にはトランシーバ４３．４４が設け
てあり、またバッファメモリ３１とシステムバスデータ
制御回路５５とを接続するデータ転送路にはトランシー
バ４５が設けである１゜そして、トランシーバ４１〜４
５のそれぞれは、オン・オフをＢＣＲ（バスコントロー
ルレジスタ）４６で制御され、データ転送の方向をＢ
ＣＲ４７で制御されている。また、高速ＤＭＡバス６２
．低速ＤＭＡバス６３． 高ｉバッファメモリＤＭＡバ
ス３３ノ各バスの使用状態を反映させるためのＢＳＲ（
バスステータスレジスタ）４８が設けられている。以上
の各レジスタは、例えば８ビツトで構成され、初期状態
時、全ビットとも「０」に設定され、イネーブル制御対
象のトランシーバや使用されているバスに対応するビッ
トは「】」に設定されている。
また、バッファメモリ３１にデータを格納シ１５、ある
いは格納したデータを取り出すときの当該バッファメモ
リへのアクセス動作において、そのアドレス、シーケン
ス動作を制御するバッファメモリ制御部４９が設けられ
ている。
いは格納したデータを取り出すときの当該バッファメモ
リへのアクセス動作において、そのアドレス、シーケン
ス動作を制御するバッファメモリ制御部４９が設けられ
ている。
そして、例えば高速なデータ転送が可能である第１．第
２の入出力装置が共に、主メモリ６４に対してデータ転
送を行なうときの各部の処理手順は次のようになる。
２の入出力装置が共に、主メモリ６４に対してデータ転
送を行なうときの各部の処理手順は次のようになる。
すなわち、
（ａ） 入出力制御装置３０はシステムバス６６を介
してＣＰＵ６５からの入出力コマンドを受付ることによ
り、各入出力装置５１．５２と主メモリ６４との間でＤ
ＭＡ転送を行なおうとする。このとき、例えば第１の入
出力装置５１が高速ＤＭＡバス６２を用いるものとする
。
してＣＰＵ６５からの入出力コマンドを受付ることによ
り、各入出力装置５１．５２と主メモリ６４との間でＤ
ＭＡ転送を行なおうとする。このとき、例えば第１の入
出力装置５１が高速ＤＭＡバス６２を用いるものとする
。
（ｂ）ＤＭＡ転送に先だって、メインプロセッサ３５は
、ＢＣＲ４６，４７の所定ビットを「１」に設定してト
ランシーバ４２．４３をオンにし、かつ、第１の入出力
装置５１から高速ＤＭＡバス６２を介したシステムバス
データ制御回路５５へのデータ転送と、第２の入出力装
置５２から高速バッフ了メモ！ＪＤＭＡバス３３を介し
たバッファメモリ３１へのデータ転送が可能となるよう
にＢＣＲ４６，４７の転送方向を制御する。
、ＢＣＲ４６，４７の所定ビットを「１」に設定してト
ランシーバ４２．４３をオンにし、かつ、第１の入出力
装置５１から高速ＤＭＡバス６２を介したシステムバス
データ制御回路５５へのデータ転送と、第２の入出力装
置５２から高速バッフ了メモ！ＪＤＭＡバス３３を介し
たバッファメモリ３１へのデータ転送が可能となるよう
にＢＣＲ４６，４７の転送方向を制御する。
（Ｃ） 第１の入出力装置５１から読み出されたデー
タは高速ＤＭＡバス６２を介して主メモリ６４へＤＭＡ
転送され、また第２の入出力装置５２から読み出された
データは高速バッファメモリ ＤＭＡバス３３を経てバ
ッファメモリ３１に格納される。
タは高速ＤＭＡバス６２を介して主メモリ６４へＤＭＡ
転送され、また第２の入出力装置５２から読み出された
データは高速バッファメモリ ＤＭＡバス３３を経てバ
ッファメモリ３１に格納される。
（６）各系統のデータ転送が終了すると、入出力制御回
路３６．３７はそれぞれメインプロセッサ３５に対して
終了側詰みを通知する。
路３６．３７はそれぞれメインプロセッサ３５に対して
終了側詰みを通知する。
このとき、各入出力装置５１．５２からのデータ転送量
が路間〜であれば、バッファメモリ３１へのデータ転送
が先に終了する。そして、高速ＤＭＡバス６２を用いた
、入出力装置５１および主メモリ６４間のデータのＤＭ
Ａ転送が終了すると、第１の入出力制御回路３６は終了
割込みを発生し、これを受けたメインブロセッｔ３５１
ｔ、ＢＣＲ４６゜４７のビット設定を制御してトランシ
ーバ４５をオンにし、バッファメモリ３１−高速バッフ
ァメモリＤＭＡバス３３−高速ＤＭＡバス６２−システ
ムバスデータ制御回路５５−システムバス６６−主メモ
リ６４の経路でＤＭＡ転送を行なう。
が路間〜であれば、バッファメモリ３１へのデータ転送
が先に終了する。そして、高速ＤＭＡバス６２を用いた
、入出力装置５１および主メモリ６４間のデータのＤＭ
Ａ転送が終了すると、第１の入出力制御回路３６は終了
割込みを発生し、これを受けたメインブロセッｔ３５１
ｔ、ＢＣＲ４６゜４７のビット設定を制御してトランシ
ーバ４５をオンにし、バッファメモリ３１−高速バッフ
ァメモリＤＭＡバス３３−高速ＤＭＡバス６２−システ
ムバスデータ制御回路５５−システムバス６６−主メモ
リ６４の経路でＤＭＡ転送を行なう。
といったデータ処理が行なわれている。
本発明は、大容量のバッファメモリと、バッファメモリ
制御回路とを入出力制御装置に設けるとともに、両者を
高速バッファメモリ ＤＭＡバスで接続し、メインプロ
セッサがバッファメモリ制御回路中のデータ転送路を、
一方の入出力装置オよび主メモリ間で高速ＤＭＡバスを
用いてデータのＤＭＡ転送しているときに他方の入出力
装置からのデ〜りを主メモリに転送する要求があればそ
のデータを前記バッファメモリに格納し、また前記ＤＭ
Ａ転送の終了通知を一方の入出力制御装置から受けたと
き、バッファメモリに格納されたブタを高速バッファメ
モリ ＤＭＡバス、高速ＤＭＡバス等を経由して主メモ
リにＤＭＡ転送するように切替え制御し、各入出力装置
と主メモリとの間のデータのＤＭＡ転送を内部データバ
スを使用することなしに行なうことができる構成にして
いるため、メインプロセッサの処理を妨げることなく、
複数の入出力装置と主メモリ間のデータのＤＭＡ転送を
高速で行なうことができる。
制御回路とを入出力制御装置に設けるとともに、両者を
高速バッファメモリ ＤＭＡバスで接続し、メインプロ
セッサがバッファメモリ制御回路中のデータ転送路を、
一方の入出力装置オよび主メモリ間で高速ＤＭＡバスを
用いてデータのＤＭＡ転送しているときに他方の入出力
装置からのデ〜りを主メモリに転送する要求があればそ
のデータを前記バッファメモリに格納し、また前記ＤＭ
Ａ転送の終了通知を一方の入出力制御装置から受けたと
き、バッファメモリに格納されたブタを高速バッファメ
モリ ＤＭＡバス、高速ＤＭＡバス等を経由して主メモ
リにＤＭＡ転送するように切替え制御し、各入出力装置
と主メモリとの間のデータのＤＭＡ転送を内部データバ
スを使用することなしに行なうことができる構成にして
いるため、メインプロセッサの処理を妨げることなく、
複数の入出力装置と主メモリ間のデータのＤＭＡ転送を
高速で行なうことができる。
第１図は本発明の原理説明図、第２図は本発明における
入出力装置と主メモリの間のＤＭＡ転送の処理手順、第
３図は本発明のデータ転送方式の実施例を示す説明図、
第４図は本発明のバッファメモリ制御回路の実施例を示
す説明図、第５図は従来のデータ転送方式を示す説明図
である。 第１図において、 １・・・入出力制御装置 ２・・・メインプロセッサ ３・・・大容量のバッファメモリ ４・・・バッファメモリ制御回路 ５・・・第１の入出力制御回路 ６・・・第２の入出力制御回路 ７・・・高速バッファメモ！ｌ ＤＭＡバス８・・・高
速ＤＭＡバス ９・・・第１の入出力装置 １０・・・第２の入出力装置 １２・ ・ ・主メモリ １３・・・システムバス 特許出願人 株式会社ビーエフニー
入出力装置と主メモリの間のＤＭＡ転送の処理手順、第
３図は本発明のデータ転送方式の実施例を示す説明図、
第４図は本発明のバッファメモリ制御回路の実施例を示
す説明図、第５図は従来のデータ転送方式を示す説明図
である。 第１図において、 １・・・入出力制御装置 ２・・・メインプロセッサ ３・・・大容量のバッファメモリ ４・・・バッファメモリ制御回路 ５・・・第１の入出力制御回路 ６・・・第２の入出力制御回路 ７・・・高速バッファメモ！ｌ ＤＭＡバス８・・・高
速ＤＭＡバス ９・・・第１の入出力装置 １０・・・第２の入出力装置 １２・ ・ ・主メモリ １３・・・システムバス 特許出願人 株式会社ビーエフニー
Claims (2)
- （１）第１の入出力装置と第２の入出力装置とにそれぞ
れ接続され、各入出力装置の制御をそれぞれが行なう第
１の入出力制御回路および第２の入出力制御回路と、主
メモリおよび前記入出力装置間でデータをＤＭＡ転送す
るための高速ＤＭＡバスと、データの転送状態を制御す
るプロセッサとを備えた入出力制御装置において、 当該入出力制御装置に、大容量のバッファメモリと、前
記の各入出力制御回路および高速ＤＭＡバスが接続され
るバッファメモリ制御回路とを設け、 当該バッファメモリと当該バッファメモリ制御回路とを
高速バッファメモリＤＭＡバスを介して接続し、 前記プロセッサは、前記第１および第２の入出力装置の
一方が前記高速ＤＭＡバスを介して主メモリとの間でＤ
ＭＡ転送しているとき、前記第１および第２の入出力装
置の他方からのデータを主メモリに転送する要求があれ
ばそのデータを前記高速バッファメモリＤＭＡバスを介
して前記バッファメモリに格納し、また前記ＤＭＡ転送
の終了通知を前記第１の入出力制御装置から受けたとき
、前記バッファメモリに格納されているデータを前記高
速バッファメモリＤＭＡバス、高速ＤＭＡバスを介して
前記主メモリにＤＭＡ転送するように、前記バッファメ
モリ制御回路中のデータ転送路を切替え制御し、 前記プロセッサが接続されている内部データバスを用い
ることなしに、前記入出力装置のそれぞれと前記主メモ
リとの間で高速ＤＭＡバスを用いたＤＭＡ転送を行なう
ようにしたことを特徴とする入出力制御装置におけるデ
ータ転送方式。 - （２）高速バッファメモリＤＭＡバス、高速ＤＭＡバス
それぞれの使用状態を反映させるバスステータスレジス
タと、 第１の入出力制御回路、第２の入出力制御回路、高速バ
ッファメモリＤＭＡバス及び高速ＤＭＡバス間の、バッ
ファメモリ制御回路中における、データ転送路を切替え
制御するためのバスコントロールレジスタとを設け、 プロセッサは、前記バスステータスレジスタの状態を確
認し、その結果に基づいて前記バスコントロールレジス
タの制御用ビットの設定を行なうようにした請求項１記
載の入出力制御装置におけるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16240190A JPH0650494B2 (ja) | 1990-06-20 | 1990-06-20 | 入出力制御装置におけるデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16240190A JPH0650494B2 (ja) | 1990-06-20 | 1990-06-20 | 入出力制御装置におけるデータ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452948A true JPH0452948A (ja) | 1992-02-20 |
| JPH0650494B2 JPH0650494B2 (ja) | 1994-06-29 |
Family
ID=15753909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16240190A Expired - Lifetime JPH0650494B2 (ja) | 1990-06-20 | 1990-06-20 | 入出力制御装置におけるデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650494B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020262483A1 (ja) * | 2019-06-28 | 2020-12-30 | 株式会社イノアックコーポレーション | ハニカム積層体とその製造方法 |
-
1990
- 1990-06-20 JP JP16240190A patent/JPH0650494B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020262483A1 (ja) * | 2019-06-28 | 2020-12-30 | 株式会社イノアックコーポレーション | ハニカム積層体とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650494B2 (ja) | 1994-06-29 |
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