JPH0230028B2 - - Google Patents
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- JPH0230028B2 JPH0230028B2 JP56000378A JP37881A JPH0230028B2 JP H0230028 B2 JPH0230028 B2 JP H0230028B2 JP 56000378 A JP56000378 A JP 56000378A JP 37881 A JP37881 A JP 37881A JP H0230028 B2 JPH0230028 B2 JP H0230028B2
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明はマトリクス表示装置の駆動回路に係
り、特に、多重マトリクス表示装置の画像情報の
書込みおよび読出し回路の駆動法に関する。
り、特に、多重マトリクス表示装置の画像情報の
書込みおよび読出し回路の駆動法に関する。
第１図は、液晶表示装置の原理を示すもので、
上下のガラス基板１および１′に形成された透明
電極２および２′に交流電圧を印加すると、両基
板間に薄く封入された表示体である液晶層３が励
起して、光の透過状態が変化して表示するもので
ある。液晶マトリクス表示装置では、この透明電
極２および２′をマトリクス状に形成し、この交
点の液晶に印加する実効電圧の大小によつて表示
するものである。この実効電圧と光の透過量の関
係は、第２図の様になつており、通常VNSとVSの
電圧の差で表示する。
上下のガラス基板１および１′に形成された透明
電極２および２′に交流電圧を印加すると、両基
板間に薄く封入された表示体である液晶層３が励
起して、光の透過状態が変化して表示するもので
ある。液晶マトリクス表示装置では、この透明電
極２および２′をマトリクス状に形成し、この交
点の液晶に印加する実効電圧の大小によつて表示
するものである。この実効電圧と光の透過量の関
係は、第２図の様になつており、通常VNSとVSの
電圧の差で表示する。
第３図に、２行、３列の画素を表示するマトリ
クス表示装置を示す。
クス表示装置を示す。
第３図によつて、斜線に示す部分の画素を表示
する場合について、具体的な回路動作を説明す
る。ここで横長の走査電極を行電極X1，X2、縦
長の信号電極を列電極Y1，Y2，Y3と呼ぶ。
する場合について、具体的な回路動作を説明す
る。ここで横長の走査電極を行電極X1，X2、縦
長の信号電極を列電極Y1，Y2，Y3と呼ぶ。
４はメモリ駆動回路、５はフレームメモリ、８
は走査回路であり、列電極駆動回路１００は、ラ
インメモリ６及び選択スイツチ回路７より構成さ
れる。
は走査回路であり、列電極駆動回路１００は、ラ
インメモリ６及び選択スイツチ回路７より構成さ
れる。
画像データDIを入力として、フレームメモリ
５にはメモリ駆動回路４によつて、ピ示パネル９
の行電極と列電極の交叉部に形成される画像
（１，１），（１，２），…（２，２），（２，３）に
対応する１フレーム期間中の画像データD1，D2，
…D6が記憶される。走査の第１行目のときには、
画像データD1，D2，D3がラインメモリ６に入力
され、選択スイツチ回路７によつて得られる第４
図ｂに示す様な波形の電圧VYを印加する。走査
回路８で発生する信号は、画像データDIに基づ
いて第４図ａに示す様なフレーム周期Ｔで順次行
電極X1，X2を選択する波形の信号VXである。従
つて、液晶側からみた印加電圧は、第４図に示す
様に、画素（１，１）の斜線部ではｃ、画素
（２，１）の白部ではｄの波形が印加され、斜線
部電圧VS＞白部電圧VNSとなり、所定の表示が得
られる。このときの液晶印加電圧の実効電圧値
は、第４図から明らかなように、行電極のフレー
ム周期Ｔの関数で表わされる。
５にはメモリ駆動回路４によつて、ピ示パネル９
の行電極と列電極の交叉部に形成される画像
（１，１），（１，２），…（２，２），（２，３）に
対応する１フレーム期間中の画像データD1，D2，
…D6が記憶される。走査の第１行目のときには、
画像データD1，D2，D3がラインメモリ６に入力
され、選択スイツチ回路７によつて得られる第４
図ｂに示す様な波形の電圧VYを印加する。走査
回路８で発生する信号は、画像データDIに基づ
いて第４図ａに示す様なフレーム周期Ｔで順次行
電極X1，X2を選択する波形の信号VXである。従
つて、液晶側からみた印加電圧は、第４図に示す
様に、画素（１，１）の斜線部ではｃ、画素
（２，１）の白部ではｄの波形が印加され、斜線
部電圧VS＞白部電圧VNSとなり、所定の表示が得
られる。このときの液晶印加電圧の実効電圧値
は、第４図から明らかなように、行電極のフレー
ム周期Ｔの関数で表わされる。
ところで、マトリクス表示装置の解析度、明る
さ、コントラストを向上させるための一手段とし
て、例えば特開昭52−115198号に示される様な多
重マトリクス方式が提案されている。この方式
は、１行の走査電極内に複数個の信号電極を形成
して、走査電極選択時にこれらの画像データ信号
を同時に印加して表示するものである。
さ、コントラストを向上させるための一手段とし
て、例えば特開昭52−115198号に示される様な多
重マトリクス方式が提案されている。この方式
は、１行の走査電極内に複数個の信号電極を形成
して、走査電極選択時にこれらの画像データ信号
を同時に印加して表示するものである。
第５図に、従来の多重マトリクス方式の一例と
して４行、３列の画素を表示する２重マトリクス
表示装置を示す。
して４行、３列の画素を表示する２重マトリクス
表示装置を示す。
第３図と同様にフレームメモリ５には画素
（１，１）…（４，３）に対応する１フレーム期
間中の画像データD1…D12が記憶される。まず、
画像データD1，D2，…D6がラインメモリ６に入
力され、第３図と同様に、選択スイツチ回路７、
走査回路８によつて列電極Y1〜Y6に駆動信号が
入力され、表示パネル９に所定の表示が得られる
が、第５図に示す様に、１行電極内の画素列数を
２重に形成して、表示列は２つのグループに分割
された列電極で形成される。
（１，１）…（４，３）に対応する１フレーム期
間中の画像データD1…D12が記憶される。まず、
画像データD1，D2，…D6がラインメモリ６に入
力され、第３図と同様に、選択スイツチ回路７、
走査回路８によつて列電極Y1〜Y6に駆動信号が
入力され、表示パネル９に所定の表示が得られる
が、第５図に示す様に、１行電極内の画素列数を
２重に形成して、表示列は２つのグループに分割
された列電極で形成される。
この場合、ラインメモリ６及び選択スイツチ回
路７から構成される列電極駆動回路１００の出力
端子数は増加するが、第３図に示した単純マトリ
クス方式と同じ実効電圧で、画素数を倍に増加す
ることができるので、画質の向上が図れる。
路７から構成される列電極駆動回路１００の出力
端子数は増加するが、第３図に示した単純マトリ
クス方式と同じ実効電圧で、画素数を倍に増加す
ることができるので、画質の向上が図れる。
ところで、ラインメモリ６に入力される画像デ
ータ信号Ｄは、画像データD1，D2…を記憶して
いる１つのフレームメモリ５から読出して直列デ
ータ信号Ｄにすることが多い。第３図に示す単純
マトリクス方式の場合には、順次フレームメモリ
５の内容を読出して、ラインメモリ６に直接書込
めば良い。
ータ信号Ｄは、画像データD1，D2…を記憶して
いる１つのフレームメモリ５から読出して直列デ
ータ信号Ｄにすることが多い。第３図に示す単純
マトリクス方式の場合には、順次フレームメモリ
５の内容を読出して、ラインメモリ６に直接書込
めば良い。
しかし、多重マトリクス方式の場合には、フレ
ームメモリ内の画像データの順序を交互に変えて
読出さなければならないのでアドレスカウンタな
ど周辺の回路構成が複雑になる。例えば、第５図
の場合、フレームメモリ５内の画像データをD1，
D2，…D6とすると、その読出し順序は、D1，
D4，D2，D5，D3，D6とする必要がある。
ームメモリ内の画像データの順序を交互に変えて
読出さなければならないのでアドレスカウンタな
ど周辺の回路構成が複雑になる。例えば、第５図
の場合、フレームメモリ５内の画像データをD1，
D2，…D6とすると、その読出し順序は、D1，
D4，D2，D5，D3，D6とする必要がある。
第５図に示したメモリ駆動回路４の一例を第６
図に示す。
図に示す。
この回路は、カウンタ４１、加算器４２Ａ、加
算器４２Ｂ、マルチプレクサ４３等から成り、こ
れらは、第７図のタイムチヤートに示す動作を行
なう。この様に、フレームメモリ５の読出し順序
を複雑にすることは、フレームメモリ５の周辺駆
動回路を複雑にすることになる。
算器４２Ｂ、マルチプレクサ４３等から成り、こ
れらは、第７図のタイムチヤートに示す動作を行
なう。この様に、フレームメモリ５の読出し順序
を複雑にすることは、フレームメモリ５の周辺駆
動回路を複雑にすることになる。
本発明の目的は上記欠点を除去し、回路構成が
簡単なマトリクス表示装置を得ることである。
簡単なマトリクス表示装置を得ることである。
上記目的を達成する本発明マトリクス表示装置
の特徴とするところは、表示パネルのマトリクス
状の画素の一列に対向する列電極が各列毎に一定
の規則性を持つて電気的に複数のグループに分割
され、フレームメモリが上記分割された列電極の
グループの数と同数のブロツクに分割された点に
ある。
の特徴とするところは、表示パネルのマトリクス
状の画素の一列に対向する列電極が各列毎に一定
の規則性を持つて電気的に複数のグループに分割
され、フレームメモリが上記分割された列電極の
グループの数と同数のブロツクに分割された点に
ある。
本発明マトリクス表示装置の特徴とするところ
を具体的に言えば、表示パネルのマトリクス状の
画素の一列に対向する列電極が各列毎に一定の規
則性を持つて電気的に複数のグループに分割さ
れ、フレームメモリが上記分割された列電極のグ
ループの数と同数のブロツクに分割され、上記複
数のブロツクに分割されたフレームメモリのうち
の少なくとも一つを順次指定し、かつ上記フレー
ムメモリのアドレスを指定してフレームメモリを
駆動する点にある。
を具体的に言えば、表示パネルのマトリクス状の
画素の一列に対向する列電極が各列毎に一定の規
則性を持つて電気的に複数のグループに分割さ
れ、フレームメモリが上記分割された列電極のグ
ループの数と同数のブロツクに分割され、上記複
数のブロツクに分割されたフレームメモリのうち
の少なくとも一つを順次指定し、かつ上記フレー
ムメモリのアドレスを指定してフレームメモリを
駆動する点にある。
ここでいう列電極を電気的に複数のグループに
分けるための一定の規則性とは、例えば列電極を
行電極数の４倍に分割し、各行電極に対向して４
行の画素を形成するようにし、４つのグループ
ａ，ｂ，ｃ，ｄに分ける場合、列電極のグループ
分けは、第１行目から順次ａ，ｂ，ｃ，ｄ，ａ，
ｂ，ｃ，ｄ，……となる多重方式、ａ，ｂ，ｃ，
ｄ，ｄ，ｃ，ｂ，ａ，ａ，ｂ，ｃ，ｄ，……とな
る反転多重方式等のように配列順序が規則正しく
繰返された配列となつていることを意味する。
分けるための一定の規則性とは、例えば列電極を
行電極数の４倍に分割し、各行電極に対向して４
行の画素を形成するようにし、４つのグループ
ａ，ｂ，ｃ，ｄに分ける場合、列電極のグループ
分けは、第１行目から順次ａ，ｂ，ｃ，ｄ，ａ，
ｂ，ｃ，ｄ，……となる多重方式、ａ，ｂ，ｃ，
ｄ，ｄ，ｃ，ｂ，ａ，ａ，ｂ，ｃ，ｄ，……とな
る反転多重方式等のように配列順序が規則正しく
繰返された配列となつていることを意味する。
第８図に本発明の第１の実施例を示す。同図に
於いて、第５図と同一記号は同一物を示すが、選
択スイツチ回路７、走査回路８、表示パネル９は
第５図と同一なので省略する。第８図では、第５
図と同様の４行、３列の画素の表示を行なうもの
とする。
於いて、第５図と同一記号は同一物を示すが、選
択スイツチ回路７、走査回路８、表示パネル９は
第５図と同一なので省略する。第８図では、第５
図と同様の４行、３列の画素の表示を行なうもの
とする。
第８図に於いて、１０はアドレスセレクタ、１
１は読出し時のアドレスカウンタでこれらは、ス
イツチSW1，SW2，NOT回路と共に、フレーム
メモリ５１，５２を駆動するメモリ駆動回路４を
構成する。
１は読出し時のアドレスカウンタでこれらは、ス
イツチSW1，SW2，NOT回路と共に、フレーム
メモリ５１，５２を駆動するメモリ駆動回路４を
構成する。
第５図に示す様に、表示パネル９に於いて列電
極Y1とY2，Y3とY4，Y5とY6というように、１
つの表示列は２つのグループに分割された列電極
によつて構成される。これに対応して、フレーム
メモリも列電極Y1，Y3，Y5と列電極Y2，Y4，
Y6にそれぞれ対応して、２つに分割する。すな
わち、第１行目、第３行目の画像データD1，D2，
D3，D7，D8，D9はフレームメモリ５１に、第２
行目、第４行目の画像データD4，D5，D6，D10，
D11，D12はフレームメモリ５２に記憶される。
その後、フレームメモリ５１，５２の画像データ
をスイツチにより切換えてラインメモリ６に転送
させる。
極Y1とY2，Y3とY4，Y5とY6というように、１
つの表示列は２つのグループに分割された列電極
によつて構成される。これに対応して、フレーム
メモリも列電極Y1，Y3，Y5と列電極Y2，Y4，
Y6にそれぞれ対応して、２つに分割する。すな
わち、第１行目、第３行目の画像データD1，D2，
D3，D7，D8，D9はフレームメモリ５１に、第２
行目、第４行目の画像データD4，D5，D6，D10，
D11，D12はフレームメモリ５２に記憶される。
その後、フレームメモリ５１，５２の画像データ
をスイツチにより切換えてラインメモリ６に転送
させる。
第９図及び第１０図は第８図の回路動作を説明
するためのタイムチヤートである。
するためのタイムチヤートである。
WEはフレームメモリの書込み／読出し制御信
号で論理“Ｈ”のとき書込み、“Ｌ”のとき読出
し、またCSはチツプセレクト信号で論理“Ｈ”
でチツプセレクトが行なわれ、ストローブパルス
STBの立上りのタイミングで書込動作が行なわ
れる。
号で論理“Ｈ”のとき書込み、“Ｌ”のとき読出
し、またCSはチツプセレクト信号で論理“Ｈ”
でチツプセレクトが行なわれ、ストローブパルス
STBの立上りのタイミングで書込動作が行なわ
れる。
書込み時にはSW1がSTB側に切換えられ、ア
ドレスセレクタ１０はその制御信号CP1により、
書込みアドレスWAを選択し、WAをアドレス出
力Ａとする。この書込みアドレス信号WAは、た
とえば第９図に示す様な順序で計算機等から出力
され、画像データ信号DIと同周期で、フレーム
メモリ内のアドレスを指定する。また、チツプセ
レクト信号CSは、フレームメモリのセレクトブ
ロツクを決める信号で書込み時には第９図の様な
タイミングで発生する。従つてストローブパルス
STBの立上りにより、フレームメモリ５１には
画素の第１行目及び第３行目の画像データD1，
D2，D3及びD7，D8，D9が記憶され、フレームメ
モリ５２には第２行目及び第４行目の画像データ
D4，D5，D6及びD10，D11，D12が記憶される。こ
こで、ストローブパルスSTBは、書込みアドレ
ス信号の情報が十分に判断できる程度まで立上が
つてから、発生するようにする。
ドレスセレクタ１０はその制御信号CP1により、
書込みアドレスWAを選択し、WAをアドレス出
力Ａとする。この書込みアドレス信号WAは、た
とえば第９図に示す様な順序で計算機等から出力
され、画像データ信号DIと同周期で、フレーム
メモリ内のアドレスを指定する。また、チツプセ
レクト信号CSは、フレームメモリのセレクトブ
ロツクを決める信号で書込み時には第９図の様な
タイミングで発生する。従つてストローブパルス
STBの立上りにより、フレームメモリ５１には
画素の第１行目及び第３行目の画像データD1，
D2，D3及びD7，D8，D9が記憶され、フレームメ
モリ５２には第２行目及び第４行目の画像データ
D4，D5，D6及びD10，D11，D12が記憶される。こ
こで、ストローブパルスSTBは、書込みアドレ
ス信号の情報が十分に判断できる程度まで立上が
つてから、発生するようにする。
次に、読出し時には、第８図に於いて書込み／
読出し制御信号WEを“Ｌ”にし、また、アドレ
スセレクタ１０は制御信号CP1により読出しカウ
ンタ１１の出力である読出しアドレス信号RAを
選択し、RAをアドレス出力Ａとする。この読出
しアドレス信号RAは、例えば第１０図に示す様
な順序で出力され、画像データ信号DIの２倍の
周期で発生し、読出し時のフレームメモリ５１，
５２のアドレスを指定する。
読出し制御信号WEを“Ｌ”にし、また、アドレ
スセレクタ１０は制御信号CP1により読出しカウ
ンタ１１の出力である読出しアドレス信号RAを
選択し、RAをアドレス出力Ａとする。この読出
しアドレス信号RAは、例えば第１０図に示す様
な順序で出力され、画像データ信号DIの２倍の
周期で発生し、読出し時のフレームメモリ５１，
５２のアドレスを指定する。
読出しカウンタ１１の具体的な回路構成を示す
と第１１図のようになる。この回路は、通常用い
られている１チツプ構成の４ビツト、16進カウン
タ回路１１１およびゲート回路１１２によつて構
成され、第１２図のような回路動作を行なうこと
ができる。
と第１１図のようになる。この回路は、通常用い
られている１チツプ構成の４ビツト、16進カウン
タ回路１１１およびゲート回路１１２によつて構
成され、第１２図のような回路動作を行なうこと
ができる。
チツプセレクト信号CSは、第１０図に示す様
に発生し、書込み時の３分の１の周期で発生し、
NOT回路と共に、チツプセレクト回路を構成し、
フレームメモリ５１，５２のいずれかが選択され
る。読出しアドレス信号RAの周期の期間に、ク
ロツクパルスCP2によりスイツチSW2が切換えら
れ、フレームメモリ５１，５２内の画像データが
画像データ信号Ｄによつて交互にラインメモリ６
に転送される。従つて、ラインメモリ６には、
D1，D4，D2，D5，D3，D6の順序で、第５図に示
した従来例と同じ順序となる。
に発生し、書込み時の３分の１の周期で発生し、
NOT回路と共に、チツプセレクト回路を構成し、
フレームメモリ５１，５２のいずれかが選択され
る。読出しアドレス信号RAの周期の期間に、ク
ロツクパルスCP2によりスイツチSW2が切換えら
れ、フレームメモリ５１，５２内の画像データが
画像データ信号Ｄによつて交互にラインメモリ６
に転送される。従つて、ラインメモリ６には、
D1，D4，D2，D5，D3，D6の順序で、第５図に示
した従来例と同じ順序となる。
この後、ラインメモリ６により並列データに変
換し、列電極に電圧印加するまでの動作は、従来
例と同じなので省略する。
換し、列電極に電圧印加するまでの動作は、従来
例と同じなので省略する。
尚、第８図に於いては、フレームメモリ５１，
５２の出力信号の切換えは、スイツチSW2によつ
て行なつたが、第１３図のように、トライステー
ト出力のフレームメモリ５１′，５２′を用いる
と、スイツチSW2は省略できる。
５２の出力信号の切換えは、スイツチSW2によつ
て行なつたが、第１３図のように、トライステー
ト出力のフレームメモリ５１′，５２′を用いる
と、スイツチSW2は省略できる。
本実施例によれば、第７図に示す従来に比べ
て、フレームメモリを２つに分割することで、第
１１図に示す様に簡単な回路で画像データを読み
出すことができる。
て、フレームメモリを２つに分割することで、第
１１図に示す様に簡単な回路で画像データを読み
出すことができる。
第１４図に本発明の第２の実施例を示す。同図
に於いて、前述した図と同一記号は同一物及び相
当物を示す。
に於いて、前述した図と同一記号は同一物及び相
当物を示す。
第１４図に於いては、表示パネル９の両側に列
電極の端子が引出されており、それぞれフレーム
メモリ５１，５２、列電極駆動回路１００ａ，１
００ｂを構成するラインメモリ６１，６２、選択
スイツチ回路７１，７２と接続されている。
電極の端子が引出されており、それぞれフレーム
メモリ５１，５２、列電極駆動回路１００ａ，１
００ｂを構成するラインメモリ６１，６２、選択
スイツチ回路７１，７２と接続されている。
第８図と同様に、フレームメモリ５１及び５２
には、それぞれD1，D2，D3，D7，D8，D9及び
D4，D5，D6，D10，D11，D12が記憶されている。
走査の第１行目に於いて、フレームメモリ５１，
５２内の走査の第１行目に対応する画像データ、
D1〜D3，D4〜D6が同時に読出され、各々のライ
ンメモリ６１，６２に書込まれ、所定の表示を行
なう。
には、それぞれD1，D2，D3，D7，D8，D9及び
D4，D5，D6，D10，D11，D12が記憶されている。
走査の第１行目に於いて、フレームメモリ５１，
５２内の走査の第１行目に対応する画像データ、
D1〜D3，D4〜D6が同時に読出され、各々のライ
ンメモリ６１，６２に書込まれ、所定の表示を行
なう。
本実施例に於いても、フレームメモリを２つに
分割することで、スイツチSW2が必要なく、簡単
な回路で画像データを読み出すことができる。
分割することで、スイツチSW2が必要なく、簡単
な回路で画像データを読み出すことができる。
さらに、本実施例に於いては、表示パネル９の
両側に列電極の端子が引出されているので、列電
極の端子の高密度化を避けることができる。
両側に列電極の端子が引出されているので、列電
極の端子の高密度化を避けることができる。
第１５図に本発明を反転４重マトリクス方式に
適用した第３の実施例を示す。
適用した第３の実施例を示す。
５１，５２，５３，５４はフレームメモリであ
り、６１，６２はラインメモリであり、また７
１，７２は選択スイツチ回路である。
り、６１，６２はラインメモリであり、また７
１，７２は選択スイツチ回路である。
デコーダ１２は、フレームメモリ５１，５２，
５３，５４のチツプセレクトを行なう制御信号
CS1…CS4を出力とするチツプセレクト回路であ
る。
５３，５４のチツプセレクトを行なう制御信号
CS1…CS4を出力とするチツプセレクト回路であ
る。
なお、第８図と第１４図と同一記号は同一物又
は相当物を示す。第１５図に於いて、画面は例え
ば８行、３列の画素（１，１），（１，２），…
（８，２），（８，３）により形成される。ここで、
表示列単位は、４つのグループの列電極YAj，
YBj，YCj，YDj（ｊ＝１，２，３）によつて形成さ
れる。Ａ列電極YAjは、第１行目と第８行目の画
素に接続され、Ｂ列電極YBjは第２行目と第７行
目の画素に接続される。同様に、Ｃ列電極YCj及
びＤ列電極YDjは、それぞれ第３行目と第６行目、
及び第４行目と第５行目に接続されている。表示
列単位が４つのグループに分割されるので、フレ
ームメモリも４つ５１，５２，５３，５４に分け
られ、図に示す様に画像データD1〜D24は、それ
ぞれの列電極が接続している画素の画像データと
して、フレームメモリに記憶されている。
は相当物を示す。第１５図に於いて、画面は例え
ば８行、３列の画素（１，１），（１，２），…
（８，２），（８，３）により形成される。ここで、
表示列単位は、４つのグループの列電極YAj，
YBj，YCj，YDj（ｊ＝１，２，３）によつて形成さ
れる。Ａ列電極YAjは、第１行目と第８行目の画
素に接続され、Ｂ列電極YBjは第２行目と第７行
目の画素に接続される。同様に、Ｃ列電極YCj及
びＤ列電極YDjは、それぞれ第３行目と第６行目、
及び第４行目と第５行目に接続されている。表示
列単位が４つのグループに分割されるので、フレ
ームメモリも４つ５１，５２，５３，５４に分け
られ、図に示す様に画像データD1〜D24は、それ
ぞれの列電極が接続している画素の画像データと
して、フレームメモリに記憶されている。
まず、走査の第１行目に於いて、フレームメモ
リ５１内の画素の第１行目の画像データD1，D2，
D3とフレームメモリ５２内の画素の第２行目の
画像データD4，D5，D6をフレームメモリ５１の
画像データが先になる様にスイツチSW21を切換
えることにより、ラインメモリ６１にD1，D4，
D2，D5，D3，D6の順序で画像データが転送され
る。同時に、フレームメモリ５３，５４内の画素
第３行目、第４行目の画像データD7〜D12をフレ
ームメモリ５３の画像データが先になる様にスイ
ツチSW22を切換えることにより、ラインメモリ
６２にD7，D10，D8，D11，D9，D12の順序で画像
データが転送される。
リ５１内の画素の第１行目の画像データD1，D2，
D3とフレームメモリ５２内の画素の第２行目の
画像データD4，D5，D6をフレームメモリ５１の
画像データが先になる様にスイツチSW21を切換
えることにより、ラインメモリ６１にD1，D4，
D2，D5，D3，D6の順序で画像データが転送され
る。同時に、フレームメモリ５３，５４内の画素
第３行目、第４行目の画像データD7〜D12をフレ
ームメモリ５３の画像データが先になる様にスイ
ツチSW22を切換えることにより、ラインメモリ
６２にD7，D10，D8，D11，D9，D12の順序で画像
データが転送される。
次に、走査の第２行目に於いては、フレームメ
モリ５１，５２内の画素の第７行目、第８行目の
画像データD19〜D24をフレームメモリ５２の画
像データが先になる様にSW21を切換え、ライン
メモリ６１にD19，D22，D20，D23，D21，D24の
順序で画像データが転送され、同時にフレームメ
モリ５３，５４内の画素の第５行目、第６行目の
画像データD13〜D18をフレームメモリ５４の画
像データが先になる様にSW22を切換え、ライン
メモリ６２にD13，D16，D14，D17，D15，D18の
順序で画像データが転送され、所定の表示が行な
われる。
モリ５１，５２内の画素の第７行目、第８行目の
画像データD19〜D24をフレームメモリ５２の画
像データが先になる様にSW21を切換え、ライン
メモリ６１にD19，D22，D20，D23，D21，D24の
順序で画像データが転送され、同時にフレームメ
モリ５３，５４内の画素の第５行目、第６行目の
画像データD13〜D18をフレームメモリ５４の画
像データが先になる様にSW22を切換え、ライン
メモリ６２にD13，D16，D14，D17，D15，D18の
順序で画像データが転送され、所定の表示が行な
われる。
本実施例に於いても、フレームメモリを４つに
分割しているので、簡単な回路で画像データを読
み出すことができる。
分割しているので、簡単な回路で画像データを読
み出すことができる。
上述した実施例は２重マトリクス、反転２重マ
トリクス、反転４重マトリクス方式に適用したも
のであるが、本発明は、一般的なｎ重、反転ｎ重
マトリクス方式の他に、行電極も分割させたいわ
ゆる多段マトリクス方式等にも適用できうる。
トリクス、反転４重マトリクス方式に適用したも
のであるが、本発明は、一般的なｎ重、反転ｎ重
マトリクス方式の他に、行電極も分割させたいわ
ゆる多段マトリクス方式等にも適用できうる。
また、本発明は液晶に限らず他の表示体、例え
ばエレクトロルミネツセンス、プラズマデイスプ
レイ等の表示体にも適用できうる。
ばエレクトロルミネツセンス、プラズマデイスプ
レイ等の表示体にも適用できうる。
以上の様に、本発明によれば、フレームメモリ
を、複数に分割される列電極のグループの数と同
数のブロツクに分割するので、フレームメモリの
読出し動作が簡単になるので、回路構成の簡単な
マトリクス表示装置を得ることができる。
を、複数に分割される列電極のグループの数と同
数のブロツクに分割するので、フレームメモリの
読出し動作が簡単になるので、回路構成の簡単な
マトリクス表示装置を得ることができる。
第１図は液晶表示装置の原理説明図、第２図は
液晶素子の印加電圧と光透過量の関係を示す図、
第３図は従来例である単純マトリクス表示装置の
構成図、第４図は液晶マトリクス表示装置の駆動
波形の一例を示す図、第５図は従来例である２重
マトリクス表示装置の構成図、第６図は第５図に
示すメモリ駆動回路の一例の構成図、第７図は第
７図に示すメモリ駆動回路の駆動動作のタイムチ
ヤート、第８図は本発明の第１の実施例である２
重マトリクス表示装置の構成図、第９図は第８図
に示す本発明の第１の実施例の画像データ書込み
時の動作タイムチヤート、第１０図は第８図に示
す本発明の第１の実施例の画像データ読出し動作
タイムチヤート、第１１図は第８図に示す読出し
カウンタの一例の構成図、第１２図は第１１図に
示す読出しカウンタの回路動作のタイムチヤー
ト、第１３図は本発明の第１の実施例の応用を示
す構成図、第１４図は本発明の第２の実施例であ
る２重マトリクス表示装置の構成図、第１５図は
本発明の第３の実施例である反転４重マトリクス
表示装置の構成図である。 ４……メモリ駆動回路、５，５１，５２，５
３，５４……フレームメモリ、６，６１，６２…
…ラインメモリ、７，７１，７２……選択スイツ
チ回路、８……走査回路、９……表示パネル、１
０……アドレスセレクタ、１１……読出しカウン
タ、１２……デコーダ、１００，１００ａ，１０
０ｂ……列電極駆動回路。
液晶素子の印加電圧と光透過量の関係を示す図、
第３図は従来例である単純マトリクス表示装置の
構成図、第４図は液晶マトリクス表示装置の駆動
波形の一例を示す図、第５図は従来例である２重
マトリクス表示装置の構成図、第６図は第５図に
示すメモリ駆動回路の一例の構成図、第７図は第
７図に示すメモリ駆動回路の駆動動作のタイムチ
ヤート、第８図は本発明の第１の実施例である２
重マトリクス表示装置の構成図、第９図は第８図
に示す本発明の第１の実施例の画像データ書込み
時の動作タイムチヤート、第１０図は第８図に示
す本発明の第１の実施例の画像データ読出し動作
タイムチヤート、第１１図は第８図に示す読出し
カウンタの一例の構成図、第１２図は第１１図に
示す読出しカウンタの回路動作のタイムチヤー
ト、第１３図は本発明の第１の実施例の応用を示
す構成図、第１４図は本発明の第２の実施例であ
る２重マトリクス表示装置の構成図、第１５図は
本発明の第３の実施例である反転４重マトリクス
表示装置の構成図である。 ４……メモリ駆動回路、５，５１，５２，５
３，５４……フレームメモリ、６，６１，６２…
…ラインメモリ、７，７１，７２……選択スイツ
チ回路、８……走査回路、９……表示パネル、１
０……アドレスセレクタ、１１……読出しカウン
タ、１２……デコーダ、１００，１００ａ，１０
０ｂ……列電極駆動回路。
Claims (1)
- 【特許請求の範囲】 １ 一方の基板および他方の基板上にそれぞれ形
成された行電極および列電極と、上記行電極と上
記列電極に挟まれた電気光学効果を有する材料と
からなる画素が全体としてマトリクス状をなし、
上記行電極と上記列電極に電圧を印加して表示を
行うものにおいて、 上記マトリクス状の画素は画素グループに区分
され、該画素グループの数はＩ個であり、そのう
ち１個の画素グループに含まれる画素は同じタイ
ミングで走査され、上記個々の画素グループに含
まれる画素はｎ行×Ｊ列のマトリクス状に配列さ
れ、 上記行電極のそれぞれ１本は上記画素グループ
に含まれるｎ行×Ｊ列の画素を覆うようにＩ本設
けられ、 上記列電極の夫々は、１個の上記画素グループ
に含まれるｎ行×Ｊ列の画素１個に対応するよう
にｎ×Ｊ本設けられ、上記ｎ×Ｊ本の列電極のう
ち、Ｋ×Ｊ本の列電極が上記他方の基板の同一辺
側に引き出されるように構成されたマトリクス表
示パネルと、 上記行電極へ行電極駆動信号を供給する行電極
駆動回路と、 一画面の画像データのうち、各行電極上の画素
１行分の画像データをそれぞれ記憶するｎ個のフ
レームメモリと、 書き込みアドレスおよびチツプセレクト信号に
基づいて、上記ｎ個のフレームメモリへ画像デー
タを書き込み、かつ読出しアドレスを入力し、上
記同一辺側に引出される上記列電極の端子の配列
順序に対応して上記ｎ個のフレームメモリから画
像データ信号を切り換えて読出すメモリ駆動回路
と、 読出された上記ｎ行分の画素に対応する画像デ
ータ信号に基づき、上記列電極に供給する列電極
駆動信号を発生する列電極駆動回路と を具備することを特徴とするマトリクス表示装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37881A JPS57114190A (en) | 1981-01-07 | 1981-01-07 | Matrix display device |
| US06/335,690 US4481511A (en) | 1981-01-07 | 1981-12-30 | Matrix display device |
| DE3200122A DE3200122C2 (de) | 1981-01-07 | 1982-01-05 | Matrixdarstellungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37881A JPS57114190A (en) | 1981-01-07 | 1981-01-07 | Matrix display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57114190A JPS57114190A (en) | 1982-07-15 |
| JPH0230028B2 true JPH0230028B2 (ja) | 1990-07-04 |
Family
ID=11472129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37881A Granted JPS57114190A (en) | 1981-01-07 | 1981-01-07 | Matrix display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57114190A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195278A (ja) * | 1983-04-20 | 1984-11-06 | セイコーインスツルメンツ株式会社 | 表示装置 |
| JPH0731482B2 (ja) * | 1985-03-19 | 1995-04-10 | 三洋電機株式会社 | 画像表示装置 |
| JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
| GB8728435D0 (en) * | 1987-12-04 | 1988-01-13 | Emi Plc Thorn | Display device |
| CA2075441A1 (en) * | 1991-12-10 | 1993-06-11 | David D. Lee | Am tft lcd universal controller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599069B2 (ja) * | 1975-11-19 | 1984-02-29 | 株式会社日立製作所 | 多重マトリクス液晶パネルの駆動方法 |
| JPS5454521A (en) * | 1977-10-11 | 1979-04-28 | Nippon Hoso Kyokai <Nhk> | Memory unit |
-
1981
- 1981-01-07 JP JP37881A patent/JPS57114190A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57114190A (en) | 1982-07-15 |
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