JPS61213896A - デイスプレイコントロ−ラ - Google Patents

デイスプレイコントロ−ラ

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JPS61213896A
JPS61213896A JP60055127A JP5512785A JPS61213896A JP S61213896 A JPS61213896 A JP S61213896A JP 60055127 A JP60055127 A JP 60055127A JP 5512785 A JP5512785 A JP 5512785A JP S61213896 A JPS61213896 A JP S61213896A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はブラウン管表示装置（以下、ＣＲＴと略称す
る）および液晶表示装置（以下、ＬＣＤと略称する）の
双方を駆動することができるディスプレイコントローラ
に関する。
〔従来技術〕
表示装置はパーソナルコンピュータ、オフィスコンピュ
ータ等の端末装置として不可欠である。
従来、このコンピュータ端末装置としては、主にＣＲＴ
が用いられていたが、近年、ＬＣＤの開発が進み、特に
ハンドベルトタイプのコンピュータに広く用いられつつ
ある。
また、最近、これらの表示装置を駆動するＬＳＩによる
ディスプレイコントローラが種々開発されている。これ
らのコントローラはコンピュータからの指示に応じて表
示装置を駆動するもので、例えば、ＣＲＴを駆動するコ
ントローラとして、μＰＤ３３０１（日本電気株式会社
）、ＨＤ４６５０５（株式会社　日立製作所）等があり
、また、ＬＣＤを駆動するコントローラとして、ＨＤ６
１８３０（株式会社　日立製作所）、μＰＤ７２０３０
Ｇ（日本電気株式会社）等がある。
〔発明が解決しようとする問題点〕
ところで、ＬＣＤは、通常上下２画面に分割されて駆動
され、一方、ＣＲＴは１画面として駆動される。このた
め、ＬＣＤとＣＲＴとは駆動の方法、表示用メモリの読
み出し方法等が全く異なる。
この結果、上述した従来のディスプレイコントローラは
いずれもＬＣＤまたはＣＲＴ専用のコントローラであり
、ＬＣＤ、ＣＲＴ双方を駆動できるコントローラは未だ
存在しない。また、従来、上述したようにＣＲＴとＬＣ
Ｄとでコントローラが全く異なるため、表示装置を変更
する場合、コントローラのみならず、コンブニータブロ
グラムをも大幅に変更しなければならなかった。
この発明は上記の事情を考慮してなされたもので、その
目的はＣＲＴ、ＬＣＤ双方を駆動することがテキ、しか
も、コンピュータ側からみれば全く同一のプログラムに
よってＣＲＴでもＬＣＤでも駆動することができるディ
スプレイコントローラを提供することにある。
〔問題を解決するための手段〕
この発明は、ＣＲＴまたはＩ、ＣＤのいずれか一方を指
定する表示装置指定データが書込まれるレジスタと、画
面の垂直走査位置を示す垂直データを出力する垂直カウ
ンタと、表示用メモリ読み出し用のアドレス信号を発生
するアドレス発生手段と、表示用メモリから読み出され
たデータに基づいてＣＲＴ駆動用の信号およびＬＣＤ駆
動用の信号を各々発生する表示信号発生手段とを具備し
て構成される。そして、上記アドレス発生手段は、演算
手段と、この演算手段の出力を読み込む第１のレジスタ
と、この第１のレジスタの出力を読み込み、読み込んだ
データを前記アドレス信号として出力する第２のレジス
タとを有し、前記演算手段は、前記表示装置指定データ
がＣＲＴを指定している場合に各水平ラインの表示開始
前において前記垂直データおよびスタートアドレスから
その水平ラインの最初の表示データが記憶されている前
記表示用メモリのアドレスを算出して出力し、次いで水
平走査のタイミングで前記アドレスを逐次インクリメン
トして出力し、また、前記表示装置指定データがＬＣＤ
を指定している場合は、各２本の水平ラインの表示開始
前において前記垂直データ、スタートアドレスおよび上
側表示ブロックの水平ライン数からそれぞれの水平ライ
ンの最初の表示データが記憶されている前記表示用メモ
リの第１．第２のアドレスを算出して順次出力し、次い
で水平走査のタイミングで前記第１．第２のアドレスを
逐次インクリメントして交互に出力する。
〔実施例〕
第１図はこの発明の一実施例によるディスプレイコント
ローラ１を適用したディスプレイシステムの構成を示す
ブロック図である。この図に示すディスプレイコントロ
ーラ１はキャラクタ表示用のコントローラであり、ＣＲ
Ｔ２またはＬＣＤ３の表示画面に、表示用メモリ４内の
データを、横６４０ドツト×縦１９２ドツトによってド
ツト表示させる。なお、ＣＲＴ２．ＬＣＤ３の双方を同
時に駆動することはできない。
以下、第１図のディスプレイシステムについて詳述する
。
〔１〕　　第１図の各部の構成 図において、符号５はコンピュータの中央処理装置（Ｃ
ＰＵ）、６はＣＰＵ５において用いられるプログラムが
記憶されたＲＯＭおよびデータ記憶用のＲＡＭからなる
メモリである。表示用メモリ４はＣＰＵ５によって表示
用のデータが書込まれるメモリであり、第２図に示すよ
うに同一容量のエリアＥＯおよびＥｌを有している。そ
して、端子Ｃ８へ供給される信号′″０″／″１”によ
ってエリアＥＯ／Ｅｌが各々指定され、アドレス端子Ａ
Ｄへ供給されるアドレスデータによってエリアＥＯ，Ｅ
ｌの各アドレスが指定され、また、データ端子ＤＴを介
してデータの書込み、読出しが行われる。なお、Ｒ／Ｗ
はリード／ライト制御端子である。
ここで、表示用データの構成、および表示用メモリ４の
アドレスと表示画面の表示位置との関係を説明する。ま
ず、表示用データは２バイトを基本単位とし、この２バ
イトが１キヤラクタに対応している。第３図は、この基
本単位となる２４イトを示す図であり、第１バイトはキ
ャラクタコードＣＲＣ，第２バイトはフォアグラウンド
カラーコードＦＣＡ（下位４ビツト）およびバックグラ
ウンドカラーコードＢＣＡ（上位４ビツト）である。こ
の場合、カラーコードＦＣＡはキャラクタの色を指定す
るカラーコード、カラーコードＢＣＡはキャラクタ以外
の部分の色を指定するカラーコードである。そして、１
つのキャラクタに対応するキャラクタコードＣＲＣおよ
びカラーコードＦＣＡ、ＢＣＡは各々、表示用メモリ４
のエリアＥＯ，Ｅｌの同じアドレスに書込まれる。例え
ば、あるキャラクタのキャラクタコードＣＲＣがエリア
ＥＯの第１０番地に書込まれた場合、そのキャラクタの
カラーコードＦＣＡ、ＢＣＡはエリアＥ１の１０番地に
書込まれる。
次に、表示画面の表示位置とメモリ４のアドレスとの関
係を説明する。まず、この実施例においては１キヤラク
タを８×８ドツトによって表示する◇また、画面の全ド
ツト数は前述したように（Ｓ４０Ｘ１９２である。した
がって、画面に表示し得るキャラクタ数は最大８０Ｘ２
４である。次に、表示画面を第４図に示すように８×８
ドツト単位で区画すると、表示用メ七り４内のデータは
図の各区画内に表示される。なお、各区画に図に示す表
示位置番号を付す。そして、表示用メモリ４のエリアＥ
Ｏ内には、表示位置０．　１．　２．・・・。
１９１９に各々表示すべきキャラクタのキャラクタコー
ドＣＲＣが若い番地から順次記憶され、エリアＥｌ内に
は各キャラクタコードＣＲＣと対になるカラーコードＦ
ＣＡ、ＢＣＡが順次記憶される。ここで、スタートアド
レスＳＡ（表示位置０に表示すべきキャラクタコードＣ
ＲＣのアドレス）は任意である。例えば、いまスタート
アドレスＳＡを１００番地とすれば、表示位置０．　１
．　２．・・・。
１９１９に各々表示すべきキャラクタのキャラクタコー
ドＣＲＣが１００番地、１０１番地、１０２番地・・・
に順次記憶される。
次に、第１図において７は表示用メモリ４から出力され
るキャラクタコードＣＲＣが読み込まれるラッチ、８は
キャラクタジェネレータである。
このキャラクタジェネレータ８は各キャラクタの８×８
ドツト構成によるパターンが記憶されたＲＯＭであり、
アドレス端子ＡＤＺへ供給されるキャラクタコードＣＲ
Ｃによって８×８ドツト構成のパターンが選択され、ま
た、選択されたパターンの各行がアドレス端子ＡＤＯへ
供給されるデータＬＡＤによって選択され、この選択さ
れた行パターン（８ビツト）が出力端子ＯＵＴから出力
される。Ｐ／Ｓ（パラレル／シリアル）変換回路９はシ
フトレジスタによって構成されるもので、そのロード端
子Ｌヘロード信号ＬＤ２が供給された時キャラクタジェ
ネレータ８の出力を読み込み、読み込んだデータをクロ
ックパルスダ０のタイミングで１ドツトずつ順次出力す
る。出力されたデ−タはデータＤＤとしてディスプレイ
コントローラ１へ供給される。ＣＲＴ２はディスプレイ
コントローラ１から出力されるカラー信号Ｒ８，ＧＳ。
ＢＳ（レッド、グリーン、ブルー）および水平同期信号
Ｈ８Ｙ、垂直同期信号ｖＳＹを受け、表示画面に６４０
Ｘ１９２ドツトのカラートッド表示を行う。
次に、ＬＣＤ３につ（・て第５図を参照して説明する。
このＬＣＤ３は同図に示すように液晶パネル１３とこの
パネル１３の各電極を駆動するパネル駆動回路１４とか
ら構成される。液晶パネル１３は、横６４０本、縦１９
２本の電極を有し、６４０×１９２　　ドツトによる表
示を行う。また、この液晶パネル１３は表示ブロックＡ
、　　Ｂに分割され、２個のパネルとして駆動される。
次に、シフトレジスタ１５＆（６４０ビツト）、ラッチ
１６ａ（６４０ビツト）、電極駆動回路１７ａは各々表
示ブロックＡの列電極を駆動する回路、シフトレジスタ
１５ｂ（６４０ビツト）、ラッチ１６ｂ（６４０ビツト
）、電極駆動回路１７ｂは各々表示ブロックＢの列電極
を駆動する回路、シフトレジスタ１８（９６ビツト）、
電極駆動回路１９は表示ブロックＡ、　　Ｂの各行電極
を駆動する回路である。
以上の構成によるＬＣＤ３の液晶パネル１３に表示を行
わせる場合は、まず、表示ブロックＡ。
Ｂの各第０行目（最上行）のドツト列に表示させるべき
データを、データＬＤａ、ＬＤｂとしてシフトクロック
ＳＣＫと共に出力し、シフトレジスタ１５ａｔｌＳｂ内
に書込む。次に、シフトレジスタ１５ａ、１５ｂ内に６
４０ビツトのデータＬＤ！Ｌ、ＬＤＩ）が各々書き込ま
れた時点でラッチクロックＬＣおよびフレーム信号ＦＬ
Ｍを出力する。ラッチクロックＬＣが出力されると、シ
フトレジスタ１５ｍ、１５ｂ内のデータがラッチ１６チ
１６ｂ内に読み込まれ、また、ラッチクロックＷと共に
フレーム信号ＦＬＭが出力されると、シフトレジスタ１
８の第０番目の記憶セル内に′１″が読み込まれ、これ
により、表示ブロックＡ、　　Ｂの各第０行目のドツト
列が駆動される。次に、表示ブロックＡ、　　Ｂの各第
１行目のドツト列に表示させるべきデータＬＤａ＃　　
ＬＤｂを各々シフトクロックＳＣＫと共に出力し、シフ
トレジスタ１５＆。
１５ｂ内に各々６４０ビツトのデータＬ　Ｄ　ａ　、Ｌ
Ｄｂが書込まれた時点でラッチクロックＬＣを出力する
。ラッチクロックＬＣが出力されると、シフトレジスタ
１５＆、１５ｂ内のデータがラッチ１６８゜１６ｂ内に
読込まれ、また、シフトレジスタ１８の第１番目の記憶
セル内に′１″が書込まれ、これにより、表示ブロック
Ａ、　　Ｈの第１行目のドツト列が駆動される。以下、
同様の過程が繰り返えされて液晶パネル１３の表示が行
われる。
■　ディスプレイコントローラ１の構成第６図はディス
プレイコントローラ１の構成を示すブロック図、第７図
は第６図におけるアドレス発生回路２１の構成を示すブ
ロック図である。
以下、第６図の各部の構成から説明する。
（、）　　表示制御回路２２ この表示制御回路２２は、ＣＰＵ５　（第１図）とコン
トローラエとの間のデータの受は渡しを行うもので、Ｃ
ＰＵ５から表示装置指定データＣ／Ｌ（１ビツト）、ボ
ーダカラーコードＢＯＣ（４ビツト）、スタートアドレ
スＳＡが各々出力されたとき、これらをレジスタ２３、
ポーダレジスタ２４およびスタートアドレスレジスタ２
５（第７図）内に各々書込む。ここで、表示装置指定デ
ータＬ／Ｃとは、表示装置の種類を指定するデータであ
り、使用する表示装置がＣＲＴの場合に０″。
Ｌ　ＣＤの場合に１″１”となる。ポーダカラーコード
ＢＯＣとは、画面のポーダ領域（非表示領域）の色を指
定するデータであり、また、スタートアドレスＳＡは前
述したよ５に画面の表示位置０（第４図参照）の表示用
データが記憶されている表示用メモリ４のアドレスであ
る。また、この表示制御回路２２は、ＣＰＵ５から表示
用データが出力された場合に、そのデータをバッファア
ン７１３１および端子Ｔ６を介して表示用メモリ４のデ
ータ端子ＤＴへ供給し、またこの時、第１図のバッファ
アンプＢ２をオン状態、バッファアンプＢ３゜Ｂ４（第
６図）をオフ状態とすると共に、リードライト制御信号
ＲＷＳ（″′−１″信号）を表示用メモリ４へ出力する
。これにより、ＣＰＵ５から出力された表示用データが
メモリ４内に書込まれる。
なお、信号ＲＷＳは、常時は′″０′″０′″信号いる
。また、この表示制御回路２２は、表示を行っていない
時間帯（例えば、垂直帰線区間）において、ＣＰＵ５１
Ｃ対しメモリ書込み許可信号を出力する。
（ｂ）　　レジスタ２７．２８ 表示用メモリ４（第１図）から読出されたキャラクタコ
ードＣ’ＲＣは第１図のラッチ７に読み込まれるが、カ
ラーコードＦＣＡ、ＢＣＡはロード信号ＬＤＩに基づい
て一旦レジスタ２７内に読み込まれ、次いでロード信号
ＬＤ３に基づいてレジスタ２８内に読み込まれる。そし
て、レジスタ２８内に読み込まれたカラーコードＦＣＡ
、ＢＣＡが各々セレクタ２９０入力端子Ａ、　Ｂへ供給
される。
なお、レジスタ２８はタイミング合わせ用のレジスタで
ある。
（Ｑ）　　セレクタ２９ このセレクタ２９はそのセレクト端子ｓ　Ａへ″′ｆ信
号が供給された時入力端子へのデータを出力し、′″０
”信号が供給された時入力端子Ｂのデータを出力する。
ここで、セレクト端子ＳＡへは第１図のＰ／Ｓ変換回路
９の出力データＤＤが供給されている。したがって、デ
ータＤＤが１″の時はセレクタ２９からフオワグラウン
ドカラーコードＦＣＡが出力され、また、′０″の時は
バックグラウンドカラー；−ドＢＣＡが出力される。
（優　セレクタ３０ セレクト端子ＳＡへ供給されるアンドゲート３１の出力
がＲ１”の時、セレクタ２９から出力されるカラーコー
ドＦＣＡまたはＢＣＡを出力し、″「の時はボーダレジ
スタ２４から出力されるボーダカラーコードＢＯＣを出
力する。ここで、アンドゲート３１の出力信号は画面表
示を行っている場合にのみ６１″となる信号である。
（ｅ）　　カラーパレット３１ このカラーパレット３１は、セレクタ３０から出力され
るカラーコードをカラーデータＲＤ、ＧＤ。
ＢＤ（各６ビツト）に変換して出力する回路である。第
１表にカラーコードとデータＲＤ、ＧＤ。
ＢＤとの対応関係の一例を示す。
（ｆ）ＤＡＣ３２〜３４ ＤＡＣ（ディジタル／アナログ変換器）３２〜３４は各
々カラーデータＲＤ、ＧＤ、ＢＤをアナログ信号に変換
する回路であり、これらのＤＡＣ３２〜３４の各出力が
各々カラー信号Ｒ３，ＧＳ。
ＢＳとして第１図に示すＣＲＴ２へ出力される。
（ω　輝度算出回路３に の輝度算出回路３６はデータＲＤ、　　ＧＤ、ＢＤを輝
度データＹＤに変換する回路であり、次の演算式だ基づ
いて輝度データＹＤ（３ビツト）を発生し、出力する。
Ｒ２Ｈ，Ｒ。
２Ｂ１ ＋　）　０２０１　　Ｇ６　Ｇ２ Ｙ４　Ｙ３　Ｙ２　ＹＩ　　ＹＯ ここで、Ｍｏ、Ｒ，、Ｒ２は各々データＲＤ（７）第０
．第１．第２ビツトであり、Ｇｏ　−０２、Ｂ６〜Ｂ２
についても同様である。また、輝度データＹＤとして出
力されるのは、上記の演算の解の第１〜第６ビツトＹ１
〜Ｙ３である。なお、この演算式は、アナログＲＧＢ信
号を輝度信号に変換する周知の公式 ％式％ この階調表示回路３７はＬＣＤ３の液晶パネル１３に、
輝度データＹＤに基づく階調表示を行わせるための回路
である。最初に、この実施例における液晶の階調表示の
基本的考え方を説明する。
まず、８フレ一ム周期を１表示単位として設定する。な
お、以下、８フレ一ム周期からなる表示単位を表示周期
と称する。そして、あるドツトＣ以下、ドツトＸという
）の輝度を示す輝度データＹＤが「７」（黒）の場合は
表示周期における８回のフレーム走査の各々において表
示を行い、ま゛た、ドツトＸの輝度データＹＤが「０」
（白）の場合は、８回のフレーム周期のいずれにおいて
も表示を行わず、また、ドラ）Ｘの輝度データＹＤが「
１」〜「６」の場合は、８回の７レ一ム周期において、
輝度データＹＤに対応する回数だけ表示を行う。例えば
、輝度データＹＤが「６」の場合は７回表示を行い、「
５」の場合は６回表示を行う。すなわち、この実施例に
おいては、１表示周期において何回表示を行わせるかに
基づいて階調表示を行う。なお、「表示を行う」とは、
具体的にはそのドツトに電圧をかけることを意味し、言
い換えれば、そのドツトを表示させるためのデータとし
てシフトレジスタ１５＆または１５ｂ（第５図）に１′
″を読込ませることを意味する。
次に、第８図は、１表示周期ＤＰにおける輝度データＹ
Ｄと表示タイミングとの関係を示すタイミング図であり
、例えば輝度データＹＤが「７」の場合は第０〜第７フ
レーム周期の各々において表示が行われ、また例えば輝
度データＹＤが「４」の場合は、第１．　５ｐ　　４ｔ
　　６．　７７レ一ム周期において表示が行われる。第
９図は階調表示回路３７の具体的構成例を示す回路図で
あり、この図に示す回路は輝度データＹＤに基づき、第
８図のタイミングで表示データＬＤを出力する。この図
忙おいて、３９は７レ一ム信号ＦＬＭをアップカウント
する３ビツトのカウンタである。ここで、フレーム信号
ＦＬＭは液晶パネル１３の画面走査開始時点で１回出力
される信号であり、したがって、カウンタ３９のカウン
ト出力は第８図に示すフレーム周期の番号を示している
。４０はカウンタ３９の出力をデコードするデコーダ、
４１は輝度データＹＤをデコードするデコーダ、４２，
４！・・・は各々Ｏ印の信号のオアをとるオアゲート、
４３゜４３・・・はアンドゲート、４４はオアゲートで
ある。
そして、オアゲート４４の出力が表示データＬＤとして
分配回路４５へ出力される。
（１）分配回路４５ この分配回路４５は、階調表示回路３７から出力される
データＬＤの内の表示ブロック人表示用のデータＬＤを
データＬＤａとして出力し、また表示プロ２２Ｂ表示用
のデータＬＤをデータＬＤｂとして出力する。すなわち
、階調表示回路３７からは、表示ブロックＡ表示用のデ
ータ８ビツトと表示プロ２２Ｂ表示用のデータ８ピツト
とが交互に出力される。そこで、この分配回路４５はデ
ータＬＤが１６ビツト入力させる毎にラッチし、ラッチ
したデータＬＤをデータＬ　Ｄ　ａ　＊　　Ｌ　Ｄ　ｂ
に分け、シフトクロックＳＣＫのタイミングで１ビツト
ずつ並列に出力する。
θ）アドレス発生回路２１ このアドレス発生回路２１は表示用メモリ４の読み出し
アドレスデータＭＡＤを発生する回路であり、その詳細
は第７図に示される通りである。
この第７図において、４７はゲート回路、４８は加算器
、２５は前述したスタートアドレスレジスタ、４り〜５
２はゲート回路である。これらのゲート回路４９〜５２
の内、ゲート回路５０．５１は乗算器の機能をも兼ねて
いる。すなわち、まず、ゲート回路５００Å万端の下位
４ビツトにはいずれも′０″が供給されており、加算器
４８の出力はゲート回路５０の入力端の第５ビット目以
上に印加されている。したがって、ゲート回路５０が開
状態になると、同ゲート回路５０からは、加算器４８の
出力データを４ビツトシフトしたデータ、すなわち、加
算器４８の出力を１６倍にしたデータが出力される。同
様に、ゲート回路５１０入力端の下位６ビツトにはいず
れもＯｎが供給されており、したがって、加算器４８の
出力データは、ゲート回路５１において６４倍にされて
出力される。５３はゲート回路４９，５０の出力データ
の各ビットのオアを各々とるオア回路、５４はゲート回
路５１，５２の出力データの各ピットのオアを各々とる
オア回路、５５は加算器、５６．５７はりａツクパルス
ダニの立下りにおいて入力データを読み込み、出力する
レジスタ、５８はセレクタである。なお、このアドレス
発生回路２１については後に詳述する。
（ト）クロックパルス発生器６１〜垂直カウンタクロッ
クパルス発生器６１（第６図）は、基本クロックパルス
００（第１０図（イ）参照）およびこのクロックパルス
ゲＯを１７８に分周したクロックパルスｇｌ（第１０図
（ロ）参照）を発生する回路、ＦＦ（フリップフロップ
）６２はクロックパルス０１を１／２に分周し、クロッ
クパルス０２（第１０図（ハ）参照）として出力する回
路である。水平カウンタ６３はクロックパルス０２をア
ップカウントするカウンタであり、そのカウント出力は
、ＣＲＴ２を接続した場合、画面の水平走査位置に対応
し、また、ＬＣＤ旧を接続した場合はシフトレジスタ１
５ａ、１５ｂ（第５図）のデータ読み込み位置に対応し
ている。垂直カウンタ６４は、タイミング信号発生回路
６５から出力される信号ＴＧをアップカウントするカウ
ンタであり、そのカウント出力は画面の垂直走査位置に
対応している。この垂直カウンタ６４のカウント出力は
、タイミング信号発生回路６５へ供給されると共に、そ
の上位５ビツトが第７図に示す加算器４８の入力端子Ｂ
へ、また下位３ビツトがアドレスデータＬＤＢとして第
１図のキャラクタジェネレータ８へ各々供給される。
（１）　　タイミング信号発生回路６５このタイミング
信号発生回路６５はクロックパルスゲ０〜ダ２および水
平カウンタ６３、垂直カウンタ６４の出力に基づいてＣ
ＲＴ２へ供給する水平同期信号Ｈ３Ｙ、垂直同期信号Ｖ
ＳＹ、ＬＣＤ３へ供給するシフトクロックＳＣＫ、ラッ
チクロックＬＣ，７レ一ム信号ＦＬＭ、その他各種のタ
イミング信号を発生する回路である。
（５）ディスプレイシステムの動作 表示開始前において、ＣＰＵ５は、まず表示装置指定デ
ータＣ／Ｌ、ボーダカラーコードＢＯＣ。
スタートアドレスＳＡを各々出力する。これらのデータ
は各々レジスタ２３、ボーダレジスタ２４、スタートア
ドレスレジスタ２５内に書込まれる。
次いでＣＰＵ５は、メモリ４内に表示用データを書込む
。表示装置の表示は上述したレジスタ２３〜２５および
メモリ４内のデータに基づいて、以下のようにして行わ
れる。
（３−、ＣＲＴ２を接続した場合（ ８Ｌ）　　基本タイミング 第６図に示すクロックパルス発生器６１は、表示装置指
定データＣ／Ｌが０″の場合、１４．３Ｍｔｌｚの基本
クロックパルス００と、このクロックパルスゲＯを１／
８に分周したクロックパルスタ１を発生する。クロック
パルス０１はＦＦ６２により１／２に分周され、クロッ
クパルス０２として出力される。第１０図に、これらの
クロックパルスｙ５０〜９６２の波形を示す。水平カウ
ンタ６３はクロックパルス９６２の立下りでトリガされ
る。したがって、クロックパルスゲ２を第、図（イ）に
示すものとすれば、水平カウンタ６３の出力は第、図（
ロ）に示す様に変化する。次に、タイミング信号発生回
路６５は水平カウンタ６３の出力が「５６」の時第、図
（ハ）に示す信号ＴＧを発生し、水平カウンタ６３のリ
セット端子Ｒおよび垂直カウンタ６４のクロック端子Ｃ
Ｋへ供給する。この信号ＴＯの立下りにおいて水平カウ
ンタ６３がリセットされ、垂直カウンタ６４がトリガさ
れる。したがって、垂直カウンタ６４のカウント出力は
第、図に）に示すように変化する。なお、第、図に）に
おいて「−」の左側の数字は垂直カウンタ６５の上位５
ビットを示し、右側の数字は下位６ビツトを示す。次に
、信号ＴＧ（第、図（ハ）参照）を第１２図０）に示す
ものとすれば、垂直カウンタ６４のカウンタ出力は第１
２図（ロ）に示すものとなる。なお、この第１２、Ｎ（
ｃ）ＩＣおいては、カウント出力の上位５ビツトのみを
示す。そして、タイミング信号発生回路６５は、垂直カ
ウンタ６４０カウント出力がｌ１２Ｊ（上位５ビツト）
の時、第１２図（ハ）に示すリセット信号ｖＲを出力す
る。この信号ＶＲの立下りにおいて垂直カウンタ６４が
リセットされる。
以上説明した文ロックパルス００〜０２、水平カウンタ
６３、垂直カウンタ６４の各カウント出力が各種タイミ
ング信号の基本となる。タイミング信号発生回路６５は
、これらのクロックパルスダ０〜グ２およびカウンタ６
３，６４のカウント出力に基づいて各種のタイミング信
号を発生し、出力する。
（ｋ））　　アドレス発生回路２１の動作第７図におい
て、表示装置指定データＣ／Ｌが′０″の時は、アンド
ゲート７０の出力が′０″となり、したがってゲート回
路４７が閉状態となり、加算器４８の入力端子Ａへデー
タ「０」が供給される。この結果、加算器４８からは、
その入力端子Ｂへ供給されるデータ、すなわち、垂直カ
ウンタ６４の上位５ビツト（以下、データＶという）が
そのまま出力される。また、データＣ／Ｌが１０″の時
は、セレクタ５８の入力端子Ｂのデータ、すなわちレジ
スタ５６の出力データが同セレクタ５８から出力され、
・ゲート回路５２へ供給される。
次に、第１３図（イ）〜（ハ）に各々クロックパルス１
ｌｔ０２、水平カウンタ６３０カウント出力を再び示す
。同図に）および（ホ）は各々信号Ｍ６４．Ｍ１６の波
形図である。信号Ｍ６４（”１′″信号）がタイミング
信号発生回路６５から出力されると、ゲート回路４９．
５１が開状態となり、また、信号Ｍ１６（”１″信号）
が出力されると、ゲート口路５０が開状態となる。ゲー
ト回路５２は信号Ｍ６４が′０”信号の時開状態となる
。また、第１３図（へ）は信号Ｃ１Ｓの波形図であり、
この信号Ｃ’ｉＳが加算器５５のキャリイイン端子Ｃ１
へ供給される０ さて、第１３図に示す時刻ｔＯにおいて信号Ｍ６４が１
”信号に立上ると、ゲート回路４９が開状態となり、ス
タートアドレスレジスタ２５内のスタートアドレスＳＡ
が同ゲート回路４９を介してオア回路５３の一方の入力
端へ供給される。
この時、ゲート回路５０は閉状態にあり、したがって、
オア回路５３の他方の入力端へはデータ「０」が供給さ
れている。この結果、オア回路５３からスタートアドレ
スＳＡが出力され、加算器５５の入力端子Ａへ供給され
る（第１３図（ト）参照）。
また、時刻ｔｏにおいて信号Ｍ６４が１″になると、ゲ
ート回路５１が開状態となり、データＶの６４倍、すな
わちｒ＜５４ＶＪがゲート回路５１から出力され、オア
回路５４の一方の入力端へ供給される。この時、ゲート
回路５２は閉状態にあり、したがって、加算器５５の入
力端子Ｂヘデータｒ６４ＶＪが供給される（第１３図（
イ））。以上の結果、時刻ｔｏにおいて加算器５５の出
力は「ＳＡ＋６４ＶＪ　となるｃ第１６図（す））。
次に、時刻ｔ１になると、レジスタ５６に加算器５５の
出力ｒＳＡ＋６４ＶＪが読み込まれ、セレクタ５８を介
してゲート回路５２の入力端へ出力される。またこの時
、信号Ｍ６４が立下り、信号Ｍ１６が立上る。この結果
、時刻ｔ１において、ゲート回路５０の出力ｒ１６ＶＪ
がオア回路５３を介して加算器５５の入力端子Ａへ（第
１３図（８）、ゲート回路５２の出力、すなわちレジス
タ５６の出力ｒｓＡ＋６４ＶＪがオア回路５４を介して
加算器５５の入力端子Ｂへ（第１３図（イ））各々供給
され、これにより、加算器５５からデータ「ｓＡ＋８０
ＶＪが出力される（第１３図（ワ））。次に、時刻ｔ２
になると、加算器５５の出力ｒｓＡ十８０Ｗ」がレジス
タ５６に、レジスタ５６の出力ｒｓＡ＋６４ＶＪがレジ
スタ５７に各々読み込まれ、各レジスタ５６，５７から
出力される（第１６図体）に））。またこの時、信号Ｍ
６４．Ｍ１６が共に０″となり、したがってゲート回路
４９−５１が閉状態、ゲート回路５２が開状態となる。
この結果、加算器５５の入力端子Ａへデータ「０」が、
入力端子Ｂヘレジスタ５６の出力ｒｓＡ＋８ｃｌＶＪが
各々供給され、加算器５５の出力はｒｓＡ＋圧関の状態
を続ける。次に時刻ｔ３になると、加算器５５０入出力
端のデータ、レジスタ５６．５７の出力データが各々第
１３図（ト）〜に）に示す値となり、以後、信号ＣｉＳ
が″′１″信号に立上る時刻ｔ４まで、同じ状態を続け
る。すなわち、時刻ｔ３〜ｔ４においては、アドレスデ
ータＭＡＤとしてｒｓＡ＋８０ＶＪが出力され（第１°
３ｒｍ（Ａ参照　’ｊ、第６図に示すバッファＢ３およ
び端子Ｔ４を介してメモリ４（第１図）のアドレス端子
ＡＤへ供給される。なお、第１３図における矢印は、左
隣りのデータと同一データであることを示す。
次に、時刻ｔ４になると、レジスタ５６．５７へ各々デ
ータｒｓＡ＋８０ＶＪが読み込まれ、同レジスタ５６．
５７から出力される。またこの時、信号Ｍ６４．Ｍ１６
は共に′″０″にあり、したがって、加算器５５０入力
端子Ａ、　Ｂへ各々、データ「０」、ｒｓＡ＋８０ＶＪ
が供給される。さらにこの時刻ｔ４において信号Ｃ１Ｓ
が１”信号に立上る。この結果、加算器５５からｒＳＡ
＋ａｌＶＪ−１」が出力される。次に、時刻ｔ５になる
と、加算器５５、レジスタ５６．５７の各出力が各々「
ＳＡ＋８０Ｖ＋２Ｊ、ｒｓＡ＋８０Ｖ＋ＩＪ、ｒ　　’
ＳＡ＋８０ＶＪ　となり（第１３、０）〜（５’り参照
）、次いで時刻ｔ６になると、加算器５５、レジスタ５
６．５７１７）各出力が各ｋ　ｒｓＡ＋８０Ｖ＋３Ｊ。
ｒｓＡ＋８０Ｖ＋２Ｊ、ｒｓＡ＋８０Ｖ＋ＩＪ　となり
、以下、同様の過程を繰り返えす。
次に、水平カウンタ６３の出力が「４１」にある期間の
中間時刻ｔ７において信号Ｃ’ｉＳが″′０″信号に立
下ると、以後加算器５５の出力が「ｓＡ＋８０Ｖ＋８０
Ｊの状態で変化しなくなり、また、レジスタ５６．５７
の出力が第１３図に）、に）に示す通りとなる。そして
、水平カウンタ６３の出力が再び「５５」になると、信
号Ｍ６４が再び出力され、以後上記と同じ過程が繰り返
えされる。
しかして、第１３図に）から明らかなように、アドレス
データＭＡＤは、水平カウンタ６３の出力が「２」〜「
４１」の間において「ｓＡ十８ｏｖ」〜ｒｓＡ＋８０Ｖ
＋７９Ｊまで変化する。例えば、５Ａ＝Ｏ，Ｖ＝Ｏの場
合は、第１３図（３）に示すよう釦「０〜７９」まで変
化し、また、５Ａ＝０゜ｖ＝１の場合は第１３図秒）に
示すよ５に「８０〜１５９」まで変化する。そして、実
際に有効なアドレスデータＭＡＤは上述した水平カウン
タ６３の出力が「２」〜「４１」の間に出力されるアド
レスデータＭＡＤである。他の区間忙おいて出力された
アドレスデータＭＡＤによってメモリ４から読出された
データは、実際の表示には用いられない。
ところで、第１２＠Ｋ）、（ロ））に示すように、垂直
カウンタ６４の上位５ピツト（すなわち、データＶ）が
ｒＯＪにある間に信号ＴＧは８回出力される。また、信
号ＴＧの周期と水平カウンタ６３のカウント周期は等し
い。したがって、スタートアドレスＳＡを「０」とする
と、データＶがｒＯＪの間にアドレスデータＭＡＤとし
て「０〜７９」が８回出力される。そして、このアドレ
スデータＭＡＤによってメモリ４から読み出されたデー
タにより、第４図の第０行（最上行）のキャラクタが表
示される（詳細は後述する）。次に、データＶが「１」
になると、アドレスデータＭＡＤとして「８０〜１５９
」が８回出力され、これによりメモリ４から読み出され
たデータによって、第１行目のキャラクタが表示される
。そして、データＶが「２３」の時最下行のキャラクタ
が表示され、データ■が「２４〜３２」の間は非表示期
間（垂直帰線期間等）となる。なお、上記において、８
回同じアドレスデータＭＡＤが出力されるのは、１キヤ
ラクタが８行のドツトラインによって構成されているか
らである。
（ｃ）　　キャラクタ表示動作 第１４図（イ）〜（ハ）に各々、クロックパルス０１゜
水平カウンタ６３の出力、アドレスデータＭＡＤを示す
。なお、スタートアドレスＳＡを「０」とする。また、
この図に示す時間帯においては、垂直カウンタ６４のカ
ウント出力がｒＯ−ＯＪ（上位５ビット、下位３ビツト
が共に「０」）とする。
すなわち、この図に示す時刻ｔ１０は第、図に示す時刻
ｔ１０に一致している。第１４図に）は、タイミング信
号発生回路６５から出力され、表示メモリ４（第１図）
の端子Ｃ８へ供給される信号ＥＳＳの波形図、（ホ）は
ラッチ７（第１図）のロード端子りへ供給されるロード
信号ＬＤＯの波形図、（へ）はレジスタ２７（第６図）
のロード端子りへ供給されるロード信号ＬＤＩの波形Ｉ
Ｗ、（））はＰ／Ｓ変換回路９（第１図）のロード端子
りへ供給されるロード、１！号ＬＤ２０波形図、（イ）
はレジスタ２８（第６図）のロード端子りへ供給される
ロード信号ＬＤ３の波形図、（す）はＰ／Ｓ変換回路９
のクロック端子ＣＫへ供給されるクロックパルスｕＯ（
第１０図（イ）参照）の波形図である。
いま、第１４図に示す時刻ｔ１０においてアドレスデー
タＭＡＤおよび信号ＥＳＳ″′０′がメモリ４へ出力さ
れると、メモリ４のエリアＥＯの０番地内のキャラクタ
コードＣＲＣ（以下、キャラクタコードＣＲＣ−０と称
す）が読み出される。
次に、時刻ｔ、においてロード信号ＬＤＯがラッチ７へ
出力されると、キャラクタコードＣＲＣ−０がラッチ７
に読み込まれ、キャラクタジェネレータ８のアドレス端
子ＡＤＺへ出力される。この時キャラクタジェネレータ
８のアドレス端子ＡＤＯへはアドレスデータＬＡＤ　ｒ
ＯＪ　（垂直カウンタ６４の下位３ビツト）が供給され
ている。
したがって、キャラクタコードＣＲＣ−０がキャラクタ
ジェネレータ８へ供給されると、同コードＣＲＣ−０に
対応するキャラクタパターンの第０行目のパターン（８
ビツト）が読み出され、Ｐ／　Ｓ変換回路９へ供給され
る。次に、時刻ｔ１２になると、信号ＥＳＳが、″に立
上る。この結果、メモリ４のエリアＥ１の第Ω番地内の
カラーコードＦＣＡおよびＢＣＡが読み出される。次い
で時刻ｔ１３になると、ロード信号ＬＤＩがレジスタ２
７（第６図）へ出力される。これにより、メモリ４から
出力されたカラーコードＦＣＡおよびＢＣＡがレジスタ
２７内に読み込まれる。次に時刻ｔ１４になると、ロー
ド信号ＬＤ２がＰ／Ｓ変換回路９へ出力される。これに
より、キャラクタジェネレータ８から出力されているド
ツトパターンがＰ／Ｓ変換回路９円に読み込まれる。次
に時刻ｔ１５になると、レジスタ２８のロード端子Ｌヘ
ロード墳号ＬＤ３が出力され、レジスタ２７内のカラー
コードＦＣＡ、ＢＣＡが各々レジスタ２８内に読み込ま
れる。そして、時刻ｔ１５からｔ１６の間においてＰ／
Ｓ変換回路８内のドツトパターンがクロックパルス００
に基づいて１ピツトスつ順次データＤＤとして出力され
、セレクタ２９（第６図）のセレクト端子ＳＡへ供給さ
れる（第１４図体））。これにより、データＤＤが１′
″の時はセレクタ２９からフォアグラウンドカラーコー
ドＦＣＡが、また０″の時はセレクタ２９からバックグ
ラウンドカラーコードＢＣＡが出力され、セレクタ３０
へ供給される。この時点において、後述するようにセレ
クタ３０のセレクト端子ＳＡへは１″が供給されている
。したがって、セレ・フタ２９から出力されたカラーコ
ードＦＣＡまたはＢＣＡは、セレクタ３０を介してカラ
ーパレット３１へ供給され、ここでカラーデータＲＤ、
■。
ＢＤに変換され、次いでＤＡＣ３２〜３４においてカラ
ー信号Ｒ８，ＧＳ、ＢＳに変換され、ＣＲＴ２へ供給さ
れる。一方、タイミング信号発生回路６５は、第、図（
ホ）に示す水平同期信号Ｈ８Ｙおよび第１２図に）に示
す垂直同期信号ｖＳＹを常時ＣＲＴ２へ供給している。
したがって、上述したカラー信号Ｒ８，ＧＳ、ＢＳが順
次ＣＲＴ２へ供給されると、ＣＲＴ２の表示画面の第４
図に示す表示位置０の第０行目の８ドツトのカラー表示
が行われる。このように、第１４図に示す時刻ｔ１５〜
ｔ１６においてＰ／Ｓ変換回路９（第１図）から８ビツ
トのデータＤＤが順次出力されると、表示位置０の第０
行目のカラー表示が行われる。
他方、時刻ｔ１５〜ｔ１６においては、アドレス７”−
ＩＭＡＤカ「Ｉ　Ｊ　’Ｊニーす’）　（ｆａ　１４’
ａＨ）、また、信号ＥＳＳ、ＬＤＯＮＬＤ３が時刻ｔ１
０〜ｔ１５の間と全く同じタイミングで出力される。
これにより、時刻ｔ１６において、表示用メモリ４のエ
リアＥＯの１番地内のキャラクタコードＣＲＣ−ｉに対
応するキャラクタパターンの第０行目がＰ／Ｓ変換回路
９内にセットされ、また、メモリ４のエリアＥ１の第１
番地内のカラーコードＦＣＡ、ＢＣＡがレジスタ２８内
にセットされる。そして、時刻ｔ１６〜ｔ１７間におい
てＰ／Ｓ変換回路９内のパターンが順次データＤＤとし
て出力されると、表示位置１の第０行目のドツト表示が
行われる。以下、上記過程が繰返えされる。
第、図（へ）にアドレスデータＭＡＤの変化を示し、同
図（ト）に表示されるドツトおよび表示タイミングを示
す。
次に、表示位置０〜７９の第０行目の全ドツト表示が終
了すると、垂直カウンタ６４の出力が「０−１」となり
（第、図における時刻ｔ２０参照）、したがって、キャ
ラクタジェネレータ８のアドレス端子ＡＤＯヘアドレス
データＬＡＤとして「１」が供給される。そして、水平
カウンタ６３が「２〜４１」にわたって変化する間に、
表示位置０〜７９の第１行目のドツト表示が行われる（
第、　［（））参照）。このようにして、垂直カウンタ
６４の出力の上位５ビツトが「０」の間に表示位置０〜
７９の第り行〜第７行の表示が順次行われ、次いで垂直
カウンタ６４の出力の上位５ビツトが「１」の間に表示
位置８０〜１５９の表示が行われ、・・・・・・、垂直
カウンタ６４の出力の上位５ビツトが「２３」の間に表
示位置１８４０〜１９１９の表示が行われる。
次に、第、図（ト）および第１２図（ホ）は各々、タイ
ミング信号発生回路６５から出力される信号器およびＶ
Ｄの波形図である。これらの信号ＨＤ。
ＶＤは図から明らかなように、セレクタ２９（第６図）
からドツト表示用のカラーコードが出力されている時′
″１″１″信号。したがって、セレクタ３０（第６図）
のセレクト端子ＳＡに接続されているアンドゲート３１
の出力は、実際にドツト表示が行われる期間においての
み″′１′信号となり、他の期間においてはＱ　ＯＩＩ
Ｉ信号となる。この結果、ドツト表示期間以外において
は、セレクタ３０からボーメレジスタ２４内のボーダカ
ラーコードＢＯＣが出力される。このボーダカラーコー
ドＢＯＣにより、表示画面の＋５４０Ｘ１９２ドツト領
域の周辺部の表示が行われる。
Ｃ６−２）　　ＬＣＤ３を接続した場合（、）　　基本
タイミング クロックパルス戸０〜０２の波形は第１０図と同じであ
る。ただし、クロックパルス戸０の周波数カ１．３１　
Ｍ！ｌｚとなる。次に、第１５図（イ）にクロックパル
ス戸２を、仲）に水平カウンタ６３のカウント出力の変
化を、−ｅ４＊信号ＴＧの波形を、に）に垂直カウンタ
６４／）カウント出力の変化を各々示す。また、同図（
ホ）、（へ）はラッチクロックＬＣおよびフレーム信号
ＦＬＭの波形図であり、ラッチクロックＬＣは水平カウ
ンタ６３０カウント出力が「８５」になる毎に出力され
、一方フレーム信号ＦＬＭは水平カウンタ６３のカウン
ト出力が「田」であって、かつ垂直カウンタ６４のカウ
ント出力がｒｏ−ｏ）の場合にのみ出力される（１垂直
走査につき１回出力される）。そして、これらのラッチ
クロックＬＣ，７レーム信号ＦＩ、Ｍは共にＬＣＤ３へ
供給される。第１５１Ｎ（））、（イ）は各々、信号Ｈ
Ｄ、ＨＤＩの波形図である。信号ＭＤＩは第６図に示す
アンドゲート６８を制御する信号である。このアンドゲ
ート６８には、クロックパルスｙＳＯをＦＦ６９４Ｃよ
って１７２に分周したパルス信号ｙ５０ａが供給されて
おり、このパルス信号ｆｉ　Ｑ　ａが、信号ＨＤＩが１
９、、の時アンドゲート６８から出力され、シフトクロ
ックＳＣＫとしてＬＣ’Ｄ３および分配回路４５へ供給
される（第１９図参照）。次に、第１６図（イ）に信号
ＴＧを、←）に垂直カウンタ６４のカウント出力（上位
５ビツト）の変化を、（ハ）に垂直カウンタ６４のリセ
ット信号ＶＲを、に）に信号ＶＤを各々示す。
（ｂ）　　アドレス発生回路２１の動作ＬＣＤ３が接続
された場合は、レジスタ２３（第６図）内に表示装置指
定データＣ／Ｌとしで１″が書込まれる。データＣ／Ｌ
が”　１　”Ｋなると、第７図に示すアンドゲート７０
が開状態となり、クロックパルス０２がゲート回路４７
へ供給される。これにより、クロックパルス戸２が１０
ｎの時は加算器４８０入力端子Ａへデータ「０」が印加
されるが、＄、″の時は、同人力端子Ａへデータ「１２
」が供給される。なお、このデータ「１２Ｊは表示ブロ
ックＡ（第４図、第５図参照）のキャラクタ表示位置の
行数である。また、データＣ／Ｌが、２の場合、レジス
タ５７（第７図）の出力がセレクタ５８を介してゲート
回路５２へ供給される。
次に、第１７図は第１３図に対応して描いたタイミング
図である。ＣＲＴ２を接続した場合と、ＬＣＤ３を接続
した場合とでは、信号Ｍ６４．Ｍ１６、Ｃ１Ｓの発生タ
イミングおよび第７図の加算器４８の入力端千人のデー
タ、ゲート回路５２０入力データが異なるが、第７図の
各回路要素の動作は同じである。そして、この場合、ア
ドレスデータＭＡＤとして第１７図に）に示すデータが
出力される。すなわち、スタートアドレスＳＡが「０」
の場合において、データＶ（垂直カウンタ６４の上位５
ビツト）が「０」の時は、第１７図に）に示すように、
水平カウンタ６３の出力が闇の時データ「０」およびｒ
８０Ｘ１２＝９６０Ｊが、「５」ノ時テータ「１」オヨ
ヒｒＢＯ×１２＋１−９６１」が、・・・・・・「８３
」の時データ「７９」およびｒ８０ｘ１２＋７９＝Ｉ　
Ｃ１９Ｊが各々出力される。ここで、データｒＯＪ、　
　ｒｌ、Ｊ・・・・・・「７９」は第４図に示す表示ブ
ロックへの第０行目の表示位置に表示すべきキャラクタ
のアドレス（正確には、同キャラクタのキャラクタコー
ドＣＲＣが記憶されているメモリ４のアドレス）である
が、データｒ９６０Ｊ、　　ｒ９６１Ｊ・・・・・・ｒ
１０３９Ｊは表示ブロックＢの第０行の表示位置に表示
すべきキャラクタのアドレスである。同様に、第１７図
（ロ）に示すｖ＝１の場合は、表示ブロックＡの第１行
目および表示ブロックＢの第１行目に各々表示すべきキ
ャラクタのアドレスが、水平カウンタ６３の出力が「４
〜８３」に変化する間に順次交互に出力される。ｖ＝２
〜、の場合も同様である。
なお、第１７図に示すアドレス算出過程は表示ブロック
Ａのアドレスおよび表示ブロックＢのアドレスを時分割
で算出するものである。
（ｂ）　　キャラクタ表示動作 第１８図は第１４図に対応して描いたタイミング図であ
る。なお、この図に示す時間帯においては垂直カウンタ
６４のカウント出力がｒＯ−ＯＪであるとする。図に示
す時刻ｔ３０〜ｔ３１においては、表示用メモリ４のエ
リアＥＱの第０番地内のキャラクタコードＣＲＣ−０お
よびエリアＥ１の第０番地内のカラーコードＦＣＡ、Ｂ
ＣＡが各々読み出され、カラーコードＦＣＡ、ＢＣＡが
レジスタ２８（第６回）内にセットされ、また、キャラ
クタコードＣＲＣ−Ｏｆｃ対応するドツトパターンの第
０行目が？／Ｓ変換回路９内にセットされる。次いで時
刻ｔ３１〜ｔ３２においては、Ｐ／Ｓ変換回路９内のデ
ータが、データＤＤとして順次セレクタ２９へ供給され
、これにより、セレクタ２９からレジスタ２８内のカラ
ーコードＦＣＡまたはＢＣＡが順次出力される。そして
、出力されたカラーコードは、カラーパレット３１にお
いてカラーデータＲＤ、ＧＤ、ＢＤに変換され、次いで
輝度算出回路３６において輝度データＹＤに変換され、
次いで階調表示回路３７においてデータＬＤに変換され
、分配回路４５へ供給される。
他方、時刻ｔ３１〜ｔ３２において、メモリ４のエリア
ＥＯ，Ｅｌの各９６０番地内のキャラクタコードＣＲＣ
およびカラーコードＦＣＡ、ＢＣＡが各々読み出され、
この読み出されたデータに基づいてレジスタ２８および
Ｐ／Ｓ変換回路９が各々、セットされる。次に、時刻ｔ
３２〜ｔ３３においてＰ／Ｓ変換回路９内のデータがデ
ータＤＤとして順次セレクタ２９へ供給される。これに
より、セレクタ２９から順次カラーコードが出力され、
出力されたカラーコードが上記の経路でデータＬＤに変
換され、分配回路４５へ供給される。以下、上記の過程
が繰り返えされる。
分配回路４５は、データＬＤ（第１９図（ロ）参照）が
１６ピツト供給される毎にラッチし、ラッチしたデータ
ＬＤの内の表示ブロックＡ表示用のデータＬＤをデータ
ＬＤａとして、また表示ブロク４８表示用のデータＬＤ
をデータＬＤｂとして各々、シフトクロックＳＣＫに基
づいて第１９］軌（へ）に示すタイミングで出力する。
出力されたデータＬ＋　Ｄ　＆ｔ　Ｌ　Ｄ　ｂは各々第
５図のシフトレジスタ１５ａ、１５ｂ内に読み込まれ、
ラッチクロックＬＣのタイミングでラッチ１６ａ、１６
ｂ内に読み込まれ、液晶パネル１３に表示される。
以上がこの発明の一実施例の詳細である。なお、上記実
施例はキャラクタ表示用のディスプレイシステムである
が、この発明はドツトマツプ方式のグラフィック表示装
置にも勿論適用することができる。
〔発明の効果〕
この発明によれば、コンピュータのプログラムを変更す
ることなく、ＣＲＴ、ＬＣＤのいずれをも駆動すること
ができる効果が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるディスプレイコント
ローラ１を適用したディスプレイシステムの構成を示す
ブロック図、第２図は第１図における表示用メモリ４を
示す図、第３図は表示用メモリ４に書込まれる表示用デ
ータを示す図、第４図は表示画面を示す図、第５図は第
１０におけるＬＣＤ３の構成を示すブロック図、第６図
は第１図におけるディスプレイコントローラ１の構成を
示すブロック図、第７図は第６図におけるアドレス発生
回路２１の構成を示すブロック図、第８図は第６図にお
ける階調表示回路３７の動作を説明するためのタイミン
グ図、第９図は同階調表示回路３７の具体的構成例を示
す回路図、第１０図はクロックパルスダθ〜ｍ２の波形
図、第、図〜第１４図は各々ＣＲＴ表示の場合における
ディスプレイコントローラ１の動作を説明するためのタ
イミング図、第１５図〜第１９図は各々ＬＣＤ表示の場
合におけるディスプレイコントローラ１の。 動作を説明するだめのタイミングである。 １・・・・・・ディスプレイコントローラ、２・・・・
・・ＣＲＴ、３・・・・・・ＬＣＤ、４・・・・・・表
示用メモリ、２１・・・・・・アドレス発生回路、２３
・・・・・・レジスタ、４８・・・・・・加算器、４９
〜５２・・・・・・ゲート回路、５３．５４・・・・・
・オア回路、５５・・・・・・加算器、５６，５７・・
・・・・レジスタ、６４・・・・・・垂直カウンタ。

Claims (1)

  1. 【特許請求の範囲】 （ａ）表示用メモリ内に書込まれたデータを読み出し、
    ブラウン管表示装置または２面分割による液晶表示装置
    に表示を行うブラウン管／液晶両用のディスプレイコン
    トローラにおいて、 （ｂ）前記ブラウン管表示装置または液晶表示装置のい
    ずれか一方を指定する表示装置指定データが書込まれる
    レジスタと、 （ｃ）画面の垂直走査位置を示す垂直データを出力する
    垂直カウンタと、 （ｄ）前記表示用メモリ読出し用のアドレス信号を発生
    するアドレス発生手段と、 （ｅ）前記表示用メモリから読み出されたデータに基づ
    いてブラウン管表示装置駆動用の信号および液晶表示装
    置駆動用の信号を各々発生する表示信号発生手段とを具
    備してなり、 （ｆ）前記アドレス発生手段は、演算手段と、この演算
    手段の出力を読み込む第１のレジスタと、この第１のレ
    ジスタの出力を読み込み、読み込んだデータを前記アド
    レス信号として出力する第２のレジスタとを有し、前記
    演算手段は、前記表示装置指定データがブラウン管表示
    装置を指定している場合に、各水平ラインの表示開始前
    において前記垂直データおよびスタートアドレスからそ
    の水平ラインの最初の表示データが記憶されている前記
    表示用メモリのアドレスを算出して出力し、次いで水平
    走査のタイミングで前記アドレスを逐次インクリメント
    して出力し、また、前記表示装置指定データが前記液晶
    表示装置を指定している場合は、各２本の水平ラインの
    表示開始前において前記垂直データ、スタートアドレス
    および上側表示ブロックの水平ライン数からそれぞれの
    水平ラインの最初の表示データが記憶されている前記表
    示用メモリの第１、第２のアドレスを算出して順次出力
    し、次いで水平走査のタイミングで前記第１、第２のア
    ドレスを逐次インクリメントして交互に出力することを
    特徴とするディスプレイコントローラ。
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