JPH02300955A - 複数のマイクロプロセッサによる外部メモリの共通使用方式 - Google Patents
複数のマイクロプロセッサによる外部メモリの共通使用方式Info
- Publication number
- JPH02300955A JPH02300955A JP12178989A JP12178989A JPH02300955A JP H02300955 A JPH02300955 A JP H02300955A JP 12178989 A JP12178989 A JP 12178989A JP 12178989 A JP12178989 A JP 12178989A JP H02300955 A JPH02300955 A JP H02300955A
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- JP
- Japan
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- bus
- dma
- external memory
- control circuit
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分身コ
この発明は、複数のＭＰＵによる外部メモリの共通使用
方式に関し、詳細には１個の外部メモリとそのアドレス
およびデータバスを共有する複数のＭＰＵに対して、優
先順位によりデータバスの使用許可を決定して外部メモ
リに対するＤＭＡデ−夕転送を行う方式である。
方式に関し、詳細には１個の外部メモリとそのアドレス
およびデータバスを共有する複数のＭＰＵに対して、優
先順位によりデータバスの使用許可を決定して外部メモ
リに対するＤＭＡデ−夕転送を行う方式である。
［従来の技術］
第３図（ａ）は、複数（図の場合は３個）の測定装置Ａ
、Ｂ、Ｃに対してそれぞれＭＰＵＡ、Ｂ。
、Ｂ、Ｃに対してそれぞれＭＰＵＡ、Ｂ。
Ｃと外部メモリＡ、Ｂ、Ｃを有する複数のコンピュータ
システムを示す。各測定装置１ ａ、 １ ｂ＋ １
ｅの測定データはそれぞれのＭＰＵ２ａ、２ｂ、２ｃに
より処理されて外部メモリ３ａ、３ｂ、３ｃに記憶され
る。いま、各測定装置が互いに関連する測定を行うとき
は、それぞれの測定データを１個の外部メモリ、例えば
（３ａ）に集約して記憶することが必要な場合がある。
システムを示す。各測定装置１ ａ、 １ ｂ＋ １
ｅの測定データはそれぞれのＭＰＵ２ａ、２ｂ、２ｃに
より処理されて外部メモリ３ａ、３ｂ、３ｃに記憶され
る。いま、各測定装置が互いに関連する測定を行うとき
は、それぞれの測定データを１個の外部メモリ、例えば
（３ａ）に集約して記憶することが必要な場合がある。
このような場合には、図示点線のように、各外部メモリ
に対するデータバス４ａ１４ｂ１４ｃを共通接続し、外
部メモリ３ａをアドレス指定することにより共通使用す
ることができる筈である。ここで、コンピュータシステ
ムにおける外部メモリに対するデータのｌ）ＭＡ転送に
ついて説明する。
に対するデータバス４ａ１４ｂ１４ｃを共通接続し、外
部メモリ３ａをアドレス指定することにより共通使用す
ることができる筈である。ここで、コンピュータシステ
ムにおける外部メモリに対するデータのｌ）ＭＡ転送に
ついて説明する。
第３図（ｂ）は、コンピュータシステムにおける外部メ
モリに関する要部を抜粋したプロ、り図を示す。ＭＰＵ
２の処理データのうち必要なものは、ＭＰＵ２の指令に
よりＩ／Ｏ制御回路５によりデータバス４を経由してバ
ッファメモリ７に随時に記憶される。これを外部メモリ
３に転送するときは、ＭＰＵ２の動作に無関係なｌ）Ｍ
Ａ方式で行われる。すなわち、ＭＰＵ２のＤＭＡ転送命
令がコントロールバス６によりＩ／Ｏ制御回路５とＤＭ
Ａ制御回路８に与えられると、ＤＭＡ制御回路８より、
転送すべきアドレスがアドレスバス９を通してバッファ
メモリ７と外部メモリ３にそれぞれ送出され、ＤＭＡ制
御回路８の制御により、バッファメモリ７のデータが外
部メモリ３に転送して記憶される。
モリに関する要部を抜粋したプロ、り図を示す。ＭＰＵ
２の処理データのうち必要なものは、ＭＰＵ２の指令に
よりＩ／Ｏ制御回路５によりデータバス４を経由してバ
ッファメモリ７に随時に記憶される。これを外部メモリ
３に転送するときは、ＭＰＵ２の動作に無関係なｌ）Ｍ
Ａ方式で行われる。すなわち、ＭＰＵ２のＤＭＡ転送命
令がコントロールバス６によりＩ／Ｏ制御回路５とＤＭ
Ａ制御回路８に与えられると、ＤＭＡ制御回路８より、
転送すべきアドレスがアドレスバス９を通してバッファ
メモリ７と外部メモリ３にそれぞれ送出され、ＤＭＡ制
御回路８の制御により、バッファメモリ７のデータが外
部メモリ３に転送して記憶される。
［解決しようとする課題］
上記において、複数のＭＰＵはそれぞれ独立にバスマス
ターシップ（バス使用権）を持って動作するので、各Ｍ
ＰＵのＤＭＡ命令が競合するときは、互いに衝突して転
送ができない。共通使用のためには各システムの外部メ
モリに対するアドレスバスとデータバスをそれぞれ接続
して共用するとともに、各ＭＰＵのＤＭＡ命令に優先順
位をつけて、優先度の高いＭＰＵのＩ／Ｏ制御回路と【
〕ＭＡ制御回路による転送を行い、他のものを待機状態
することが必要である。
ターシップ（バス使用権）を持って動作するので、各Ｍ
ＰＵのＤＭＡ命令が競合するときは、互いに衝突して転
送ができない。共通使用のためには各システムの外部メ
モリに対するアドレスバスとデータバスをそれぞれ接続
して共用するとともに、各ＭＰＵのＤＭＡ命令に優先順
位をつけて、優先度の高いＭＰＵのＩ／Ｏ制御回路と【
〕ＭＡ制御回路による転送を行い、他のものを待機状態
することが必要である。
この発明は上記の優先順位を判定して、複数のシステム
に共有されたアドレスバスとデータバスを優先度の高い
システムが使用し、１個の外部メモリを共通に使用する
方式を提供することを［１的とするものである。
に共有されたアドレスバスとデータバスを優先度の高い
システムが使用し、１個の外部メモリを共通に使用する
方式を提供することを［１的とするものである。
［課題を解決するための手段］
この発明は、複数のＭＰＵが１個の外部メモリと、外部
メモリに対するアドレスバスおよびデータバスを共有し
てコンピュータシステムを構成する。複数のＭＰＵがそ
れぞれのＤＭＡ制御回路に対して出力するＤＭＡ命令を
、その時間的優先順位により選択して、共有されたアド
レスバスとデータバスの使用を許可するバスグラント信
号を発生するバスアビトレージョン回路を設ける。パス
アビトレージョン回路の出力するバスグラシト信号を、
優先順位の高いｌ）ＭＡ制御回路とＩ／Ｏ制御回路に与
えて、そのｌ） Ｍ Ａ制御回路により外部メモリに対
するＩ）ＭＡデータ転送を行うものである。
メモリに対するアドレスバスおよびデータバスを共有し
てコンピュータシステムを構成する。複数のＭＰＵがそ
れぞれのＤＭＡ制御回路に対して出力するＤＭＡ命令を
、その時間的優先順位により選択して、共有されたアド
レスバスとデータバスの使用を許可するバスグラント信
号を発生するバスアビトレージョン回路を設ける。パス
アビトレージョン回路の出力するバスグラシト信号を、
優先順位の高いｌ）ＭＡ制御回路とＩ／Ｏ制御回路に与
えて、そのｌ） Ｍ Ａ制御回路により外部メモリに対
するＩ）ＭＡデータ転送を行うものである。
４−記のパスアビトレー２３７回路は、各ＭＰＵのＩ）
ＭＡ命令によりそれぞれのＤＭＡ制御回路より出力され
るバスリクエスト信号を入力して、入力の時間的優先順
位を判定する判定部と、判定回路の判定した優先順位に
対する出力信号をトリガとして、上記のバスグラント信
号を、優先順位の高いＤＭＡ制御回路とＩ／Ｏ制御回路
に対してレベル信号として出力し、バスリクエスト信号
の終ｒによりリセツトされる出力回路とにより構成され
る。
ＭＡ命令によりそれぞれのＤＭＡ制御回路より出力され
るバスリクエスト信号を入力して、入力の時間的優先順
位を判定する判定部と、判定回路の判定した優先順位に
対する出力信号をトリガとして、上記のバスグラント信
号を、優先順位の高いＤＭＡ制御回路とＩ／Ｏ制御回路
に対してレベル信号として出力し、バスリクエスト信号
の終ｒによりリセツトされる出力回路とにより構成され
る。
［作用］
上記の外部メモリ共通使用方式においては、複数のＭＰ
Ｕに対して１個の外部メモリと、そのアドレスバスおよ
びデータバスが共有され、各ＭＰＵよりのＤＭＡ命令は
、パスアビトレージョン゛回路により時間的優先順位が
判定され、優先度の高いＤＭＡ命令を出力したＭＰＵに
属するＤＭＡ制−御回路とＩ／Ｏ制御回路に対してそれ
ぞれバスグラント信号が与えられる。これにより、外部
メモリに対するＤＭＡのデータ転送が行われる。この間
、他のＭＰＵに属する制御回路は待機状態となり、■−
記のデータ転送が終了してバスグラント信号が解除され
ると、次の優先順位にある制御回路によるｆ）ＭＡ転送
が逐次に行われる。
Ｕに対して１個の外部メモリと、そのアドレスバスおよ
びデータバスが共有され、各ＭＰＵよりのＤＭＡ命令は
、パスアビトレージョン゛回路により時間的優先順位が
判定され、優先度の高いＤＭＡ命令を出力したＭＰＵに
属するＤＭＡ制−御回路とＩ／Ｏ制御回路に対してそれ
ぞれバスグラント信号が与えられる。これにより、外部
メモリに対するＤＭＡのデータ転送が行われる。この間
、他のＭＰＵに属する制御回路は待機状態となり、■−
記のデータ転送が終了してバスグラント信号が解除され
ると、次の優先順位にある制御回路によるｆ）ＭＡ転送
が逐次に行われる。
上記のパスアビトレージョン回路においては、各ＤＭＡ
制御回路よりのバスリクエスト信号の優先順位が判定部
により判定され、判定に対する出力信号をトリガとして
出力部よりバスグラント信号がレベル信号として出力さ
れ、優先順位の高いＤＭＡ制御回路とＩ／Ｏ制御回路に
与えられる。
制御回路よりのバスリクエスト信号の優先順位が判定部
により判定され、判定に対する出力信号をトリガとして
出力部よりバスグラント信号がレベル信号として出力さ
れ、優先順位の高いＤＭＡ制御回路とＩ／Ｏ制御回路に
与えられる。
バスリクエスト信号が終了すると、出力部はリセットさ
れて、次の優先順位にあるバスリクエスト信号に対する
バスグラント信号が出力されて対応する制御回路に与え
られるものである。
れて、次の優先順位にあるバスリクエスト信号に対する
バスグラント信号が出力されて対応する制御回路に与え
られるものである。
［実施例］
第１図は、この発明による外部メモリ共通使用方式の実
施例におけるブロック構成を示す。この場合、ＭＰＵな
どのシステム数は例として３組とするが３組に限られる
ものではない。前記した第３図（ｂ）におけるように、
各ＭＰＵ２ａ 、２ｂ 。
施例におけるブロック構成を示す。この場合、ＭＰＵな
どのシステム数は例として３組とするが３組に限られる
ものではない。前記した第３図（ｂ）におけるように、
各ＭＰＵ２ａ 、２ｂ 。
２ｃの処理データは、それぞれのバッファメモリ７ａ、
７ｂ、７ｃに一時記憶されている。各バッファメモリ７
と共有の外部メモリ３′は共通データバス４′に接続さ
れ、また各ＭＰＵ２に所属するＤＭＡ制御回路８ａ、８
ｂ、８ｃよりの外部アドレスバスは、共通の外部アドレ
スバス９′により各バッファメモリ７と外部メモリ３′
に並列に接続される。各ＭＰＵ２からのＤＭＡ命令は、
それぞれのコントロールバス６ａ、６ｂ、Ｂｅにより対
応するＤＭＡ制御回路８に渡されてバスリクエスト信号
（ＢＲ）がパスアビトレージョン回路／Ｏに与えられる
。ここでＢＲ倍信号優先順位が判定されて、判定による
バスグラント信号（ＢＧ）が優先順位の高いシステムの
ＤＭＡ制御回路８とＩ／Ｏ制御回路５に送出される。Ｂ
Ｇ倍信号よりＩ／Ｏ制御回路のバス使用権が確立し、Ｄ
ＭＡ制御回路８より各バッファメモリ７と外部メモリ３
′に対してアドレスが指定されて、Ｉ）ＭＡ制御回路８
の制御により、指定されたバッファメモリ７のアドレス
より、外部メモリ３′のアドレスに対してデータのＤＭ
Ａ転送が行われる。なお、外部メモリ３′に記憶されて
いるデータは、いずれのＭＰＵ２によっても、アドレス
を指定して読み出すことができる。
７ｂ、７ｃに一時記憶されている。各バッファメモリ７
と共有の外部メモリ３′は共通データバス４′に接続さ
れ、また各ＭＰＵ２に所属するＤＭＡ制御回路８ａ、８
ｂ、８ｃよりの外部アドレスバスは、共通の外部アドレ
スバス９′により各バッファメモリ７と外部メモリ３′
に並列に接続される。各ＭＰＵ２からのＤＭＡ命令は、
それぞれのコントロールバス６ａ、６ｂ、Ｂｅにより対
応するＤＭＡ制御回路８に渡されてバスリクエスト信号
（ＢＲ）がパスアビトレージョン回路／Ｏに与えられる
。ここでＢＲ倍信号優先順位が判定されて、判定による
バスグラント信号（ＢＧ）が優先順位の高いシステムの
ＤＭＡ制御回路８とＩ／Ｏ制御回路５に送出される。Ｂ
Ｇ倍信号よりＩ／Ｏ制御回路のバス使用権が確立し、Ｄ
ＭＡ制御回路８より各バッファメモリ７と外部メモリ３
′に対してアドレスが指定されて、Ｉ）ＭＡ制御回路８
の制御により、指定されたバッファメモリ７のアドレス
より、外部メモリ３′のアドレスに対してデータのＤＭ
Ａ転送が行われる。なお、外部メモリ３′に記憶されて
いるデータは、いずれのＭＰＵ２によっても、アドレス
を指定して読み出すことができる。
第２図は、第１図のパスアビトレージョン回路ｌＯの構
成の実施例を示すもので、判定部は、位相反転回路／Ｏ
１ａと２個のアンド回路ｌ１す、／Ｏ１ｃよりなり、各
ＤＭＡ制御回路８よりのバスリクエスト信号（ＢＲ−Ａ
、ＢＲ拳Ｂ、ＢＲ−Ｃ）はローレベル信号とし、図示の
ように各回路にｔＢ独または並列に人力する。例えば、
ＢＲ４ＩＡの時間的優先順位が高い、すなわち最も早く
人力したときは、位相反転回路薯旧ａよりハイレベル信
号が出力されるが、他のアンド回路／Ｏ１ｂ、／Ｏ１ｃ
の出力はローレベルである。同様に、優先順位の高いＢ
Ｒ倍信号入力した回路よりハイレベル信号が出力される
。
成の実施例を示すもので、判定部は、位相反転回路／Ｏ
１ａと２個のアンド回路ｌ１す、／Ｏ１ｃよりなり、各
ＤＭＡ制御回路８よりのバスリクエスト信号（ＢＲ−Ａ
、ＢＲ拳Ｂ、ＢＲ−Ｃ）はローレベル信号とし、図示の
ように各回路にｔＢ独または並列に人力する。例えば、
ＢＲ４ＩＡの時間的優先順位が高い、すなわち最も早く
人力したときは、位相反転回路薯旧ａよりハイレベル信
号が出力されるが、他のアンド回路／Ｏ１ｂ、／Ｏ１ｃ
の出力はローレベルである。同様に、優先順位の高いＢ
Ｒ倍信号入力した回路よりハイレベル信号が出力される
。
この場合、ＢＲ倍信号パルス信号でもレベル信号でも同
様である。出力部においては、上記各回路よりのハイレ
ベル信号により、その回路に対応するフリップフロップ
／Ｏ２がトリガされて、次段のアンド回路／Ｏ３ 、／
Ｏ４を経て、対応するＩ／Ｏ制御回路５とＤＭＡ制御回
路８に対して（ＢＧ＠Ａ。
様である。出力部においては、上記各回路よりのハイレ
ベル信号により、その回路に対応するフリップフロップ
／Ｏ２がトリガされて、次段のアンド回路／Ｏ３ 、／
Ｏ４を経て、対応するＩ／Ｏ制御回路５とＤＭＡ制御回
路８に対して（ＢＧ＠Ａ。
ＢＧ・Ｂ、ＢＧ−Ｃ）のいずれかが転送される。
ＤＭＡ転送が終γすると、Ｉ／Ｏ制御回路５によりＢＲ
倍信号停止され、ＢＧ倍信号ローレベルとなってバス使
用権が解除され、アンド回路／Ｏ５によりフリップフロ
ップ１Ｇ２がリセットされる。なお、アンド回路／Ｏ３
，／Ｏ４およびオア回路／ＯＧは上記の判定と出力の動
作を確実にするために設けたものである。
倍信号停止され、ＢＧ倍信号ローレベルとなってバス使
用権が解除され、アンド回路／Ｏ５によりフリップフロ
ップ１Ｇ２がリセットされる。なお、アンド回路／Ｏ３
，／Ｏ４およびオア回路／ＯＧは上記の判定と出力の動
作を確実にするために設けたものである。
［発明の効果］
以上の説明により明らかなように、この発明による外部
メモリ共通使用方式においては、複数のＭＰＵが１個の
外部メモリとそのパスを共有し、各ＭＰＵのＤＭＡ命令
の優先順位をパスアビトレーシリン回路により判定し、
優先順位に従って、ＭＰＵの処理データを逐次に共有の
外部メモリにＤＭＡ転送するもので、複数組の測定装置
に対してそれぞれＭＰＵを設けたコンピュータシステム
に対して、各測定装置の測定データを１個の共通の外部
メモリに集約する簡易で有効な方式を提供するものであ
る。
メモリ共通使用方式においては、複数のＭＰＵが１個の
外部メモリとそのパスを共有し、各ＭＰＵのＤＭＡ命令
の優先順位をパスアビトレーシリン回路により判定し、
優先順位に従って、ＭＰＵの処理データを逐次に共有の
外部メモリにＤＭＡ転送するもので、複数組の測定装置
に対してそれぞれＭＰＵを設けたコンピュータシステム
に対して、各測定装置の測定データを１個の共通の外部
メモリに集約する簡易で有効な方式を提供するものであ
る。
第１図は、この発明による複数のマイクロプロセッサに
よる外部メモリ共通使用方式の実施例に対するブロック
構成図、第２図は第１図のパスアビトレージョン回路の
実施例の構成図、第３図（ａ）は、複数のコンピュータ
システムに対して、１個の外部メモリを共通使用する必
要性とその問題点の説明図、第３図（ｂ）は、コンピュ
ータシステムにおけるＤＭＡデータ転送を説明する要部
のブロック構成図である。 １・・・測定装置、 ２・・・ＭＰＵ１３・・・
外部メモリ、 ３′・・・共通外部メモリ、４・
・・データバス、 ４′・・・共通データバス、
５・・・Ｉ／Ｏ制ｍ回路、 ８・・・コントロールバス
、７・・・バッファメモリ、 ８・・・ＤＭＡ制御回路
、９・・・アドレスバス、 ９′・・・共通アドレス
バス、ｌＯ・・・パスアビトレーン２フ回路、ｌＯ電ａ
・・・位相反転回路、 ／Ｏ１ｂ、／Ｏ１ｃ、／Ｏ３，／Ｏ４，／Ｏ５−アンド
回路、／Ｏ２・・・フリップフロップ、＋０６・・・オ
ア回路。
よる外部メモリ共通使用方式の実施例に対するブロック
構成図、第２図は第１図のパスアビトレージョン回路の
実施例の構成図、第３図（ａ）は、複数のコンピュータ
システムに対して、１個の外部メモリを共通使用する必
要性とその問題点の説明図、第３図（ｂ）は、コンピュ
ータシステムにおけるＤＭＡデータ転送を説明する要部
のブロック構成図である。 １・・・測定装置、 ２・・・ＭＰＵ１３・・・
外部メモリ、 ３′・・・共通外部メモリ、４・
・・データバス、 ４′・・・共通データバス、
５・・・Ｉ／Ｏ制ｍ回路、 ８・・・コントロールバス
、７・・・バッファメモリ、 ８・・・ＤＭＡ制御回路
、９・・・アドレスバス、 ９′・・・共通アドレス
バス、ｌＯ・・・パスアビトレーン２フ回路、ｌＯ電ａ
・・・位相反転回路、 ／Ｏ１ｂ、／Ｏ１ｃ、／Ｏ３，／Ｏ４，／Ｏ５−アンド
回路、／Ｏ２・・・フリップフロップ、＋０６・・・オ
ア回路。
Claims (2)
- （１）複数のマイクロプロセッサ（ＭＰＵ）が１個の外
部メモリと、該外部メモリに対するアドレスバスおよび
データバスを共有してコンピュータシステムを構成し、
該複数のＭＰＵより、それぞれの直接データ転送（ＤＭ
Ａ）制御回路に対して出力されるＤＭＡ命令を、該命令
の時間的優先順位により選択して、上記共有されたアド
レスバスおよびデータバスの使用を許可（グラント）す
るバスグラント信号を発生するバスアビトレーション（
優先順位決定）回路を設け、該バスグラント信号を、上
記優先順位の高いＤＭＡ制御回路および入・出力（Ｉ／
Ｏ）制御回路に与えて、該ＤＭＡ制御回路により上記外
部メモリに対する上記ＤＭＡデータ転送を行うことを特
徴とする、複数のマイクロプロセッサによる外部メモリ
の共通使用方式。 - （２）上記において、上記各ＭＰＵのＤＭＡ命令により
上記各ＤＭＡ制御回路より出力されるバスリクエスト信
号を入力して、該入力の時間的優先順位を判定する判定
部と、該判定部の判定した優先順位に対する出力信号を
トリガとして、上記バスグラント信号を上記優先順位に
あるＤＭＡ制御回路およびＩ／Ｏ制御回路に対してレベ
ル信号として出力し、上記バスリクエスト信号の終了に
よりリセットする出力回路とにより上記バスアビトレー
ション回路を構成した、請求項１記載の複数のマイクロ
プロセッサによる外部メモリの共通使用方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12178989A JPH02300955A (ja) | 1989-05-16 | 1989-05-16 | 複数のマイクロプロセッサによる外部メモリの共通使用方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12178989A JPH02300955A (ja) | 1989-05-16 | 1989-05-16 | 複数のマイクロプロセッサによる外部メモリの共通使用方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02300955A true JPH02300955A (ja) | 1990-12-13 |
Family
ID=14819938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12178989A Pending JPH02300955A (ja) | 1989-05-16 | 1989-05-16 | 複数のマイクロプロセッサによる外部メモリの共通使用方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02300955A (ja) |
-
1989
- 1989-05-16 JP JP12178989A patent/JPH02300955A/ja active Pending
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